Ｎｏ．６ 微处理机 第６期 Ｄｅｃ．，２０１１ ＭＩＣＲ０ＰＲＯＣＥＳＳＯＲＳ ２０１１年ｌ２月 集成电路中的天线效应 刘义凯，刘丽娜 （中国电子科技集团公司第四十七研究所，沈阳１１００３２） 摘要：天线效应会在ＭＯＳ集成电路制造中引起良率和可靠性的问题，当芯片尺寸在深亚微 米以下的工艺中更容易产生。介绍了集成电路中天线效应产生的原理，以及在版图设计中为避免 天线效应所常用的几种方法。 关键词：天线效应；版图设计；深亚微米 ＤＯＩ编码：１０．３９６９／ｊ．ｉｓｓｎ．１００２—２２７９．２０１ １．０６．００２ 中图分类号：ＴＮ４ 文献标识码：Ａ 文章编号：１００２—２２７９（２０１１）０６—０００６—０２ Ａｎｔｅｎｎａ Ｅｆｆｅｃｔ ｉｎ ｌ ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ＬＩＵ Ｙｉ—ｋａｉ，ＬＩＵ Ｌｉ—ｎａ （Ｔｈｅ ４７ｔｈ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ ｏｆＣｈｉｎａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏｒｐｏｒａｔｉｏｎ，Ｓｈｅｎｙａｎｇ １１００３２，Ｃｈｉａｎ） Ａｂｓｔｒａｃｔ：Ａｎｔｅｎｎａ ｅｆｆｅｃｔ ｗｉｌｌ ｃａｕｓｅ ｙｉｅｌｄ ａｎｄ ｒｅｌｉａｂｉｌｉｔｙ ｐｒｏｂｌｅｍｓ ｉｎ ＭＯＳ ＩＣ ｍａｎｕｆａｃｔｕｒｉｎｇ，Ｉｔ ｉｓ ｍｏｒｅ ｃｏｍｍｏｎ Ｗｈｅｎ ｃｈｉｐ ｐｒｏｃｅｓｓ ｂｅｌｏｗ ｄｅｅｐ ｓｕｂ—ｍｉｃｒｏｎ。Ｉｎ￣ｏｄｕｃｅ ｔｈｅ ｐｒｉｎｃｉｐｌｅ ｏｆ ａｎｔｅｎｎａ ｅｆｆｅｃｔ，ａｎｄ ｓｅｖｅｒａｌ ｍｅｔｈｏｄｓ ｕｓｅｄ ｉｎ ｌａｙｏｕｔ ｄｅｓｉｇｎ ｔｏ ａｖｏｉｄ ａｎｔｅｎｎａ ｅｆｆｅｃｔ ｉｎ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ． Ｋｅｙ ｗｏｒｄｓ：ＰＡＥ；Ｌａｙｏｕｔ ｄｅｓｉｇｎ；Ｄｅｅｐ ｓｕｂｍｉｃｒｏｎ １ 引 言 等导体，就象是一根根天线，会收集电荷（如等离子 刻蚀产生的带电粒子）导致电位升高。天线越长， 在目前的集成电路设计中，随着对集成度，功 收集的电荷也就越多，电压就越高。若这片导体碰 耗，性能等的诸多的要求，电路规模越来越大，尺寸 巧只接了ＭＯＳ管的栅，那么高电压就可能把薄栅氧 越来越小。集成电路制造工艺也从微米，亚微米，深 化层击穿，使电路失效，这种现象称之为“天线效 亚微米进入了纳米时代，因此，在集成电路设计中面 应”。随着工艺技术发展到深亚微米（０．２５岬）以 临的挑战也不仅仅是需要满足设计目标，基于可制 下，栅的尺寸越来越小，金属的层数越来越多，发生 造性的设计（ｄｅｓｉｇｎ ｆｏｒ ｍａｎｕｆａｃｔｕｒｉｎｇ）也成为集成电 天线效应的可能性就越大。 路设计师所必须面对的挑战。 集成电路版图作为连接上游电路设计与下游芯 ３天线效应产生的机理 片制造的桥梁，起着承上启下的作用，为了实现设计 在深亚微米集成电路加工工艺中，经常使用一 功能、稳定的性能及满意的良率等等，需要考虑诸多 种基于等离子技术的离子刻蚀工艺（ｐｌａｓｍａ ｅｔｃｈ— 因素。集成电路版图会造成多种类型失效，所以设 ｉｎｇ）。此种技术适应随着尺寸不断缩小，掩模刻蚀 计者必须了解潜在的薄弱环节，在其中加入保护措 分辨率不断提高的要求。该方法是将物质高度电离 施以防止失效。 并保持一定的能量，然后将这种物质刻蚀在晶圆上， 导致电路失效的几个主要原因是：电过应力，玷 从而形成某一层。理论上，打人晶圆的离子总的对 污，表面效应，寄生效应。天线效应就属于电过应力 外电性应该是呈现中性的，也就是说正离子和负离 导致电路失效。 子是成对出现的，但在实际中，打人晶圆的离子并不 ２什么是天线效应 成对，这样就会产生游离电荷，当刻蚀导体（金属或 多晶硅）的时候，裸露的导体表面就会收集游离电 在芯片生产过程中，暴露的金属线或者多晶硅 荷。所积累的电荷多少与其暴露在等离子束下的导 作者简介：刘义凯（１９８４一），男，四川省宜宾市人，工学学士，助工，主研方向：集成电路设计。 收稿日期：２０１０—１２—２８ ６期 刘义凯等：集成电路中的天线效应 ・７・ 体面积成正比。另外，离子注人（ｉｏｎ ｉｍｐｌａｎｔｉｎｇ）也 在版图设计中，向上跳线法用的较多，此法的原 可能导致电荷的聚集。如果积累了电荷的导体直接 连接到器件的栅极上，并且导体与Ｐ衬底之间不存 理是：在集成电路工艺流程中金属层由下开始被制 做，在考虑当前金属层对栅极的天线效应时，上一层 金属还不存在，通过跳线，减小了存在天线效应的导 在电气通路，就会在多晶硅栅下的薄氧化层形成 Ｆ—Ｎ隧穿电流泄放电荷，如图１所示。当积累的电 荷超过一定数量时，这种Ｆ—Ｎ电流会损伤栅氧化 体面积，达到了消除天线效应的目的。现代的多层 金属布线工艺，在低层金属里出现天线效应，一般都 层，从而使器件甚至整个芯片的可靠性和寿命严重 降低。在Ｆ—Ｎ泄放电流作用下，面积比较大的栅 得到的损伤较小。因此，天线效应（Ｐｒｏｃｅｓｓ Ａｎｔｅｎｎａ 可采用向上跳线的方法消除。但当最高层出现天线 效应时，采用什么方法呢？这就是下面要介绍的另 种消除天线效应的方法了。 一Ｅｆｆｅｃｔ，ＰＡＥ），又称之为“等离子导致栅氧损伤” （ｐｌａｓｍａ ｉｎｄｕｃｅｄ ｇａｔｅ ｏｘｉｄｅ ｄａｍａｇｅ，ＰＩＤ）。在芯片制 造完成后，上述问题不会发生，因为每条连线至少有 一个扩散区。扩散区形成二极管，它的击穿电压低 于栅氧的击穿，这样就保护了栅氧。但是，在芯片制 造过程中，栅氧无法被扩散区保护。 通常，用“ａｎｔｅｎｎａ ｒａｔｉｏ”来衡量一颗芯片能发生 “天线效应”的几率。“ａｎｔｅｎｎａ ｒａｔｉｏ”的定义是：构成 所谓“天线”的导体（一般是金属）的面积与所相连 的栅氧的面积的比率。这个比率越大，就越容易发 生天线效应。这个值的界定与工艺和生产线有关， 经验值是３００：１。可以通过ＤＲＣ来保证这个值。 ＭｅｔａＩ Ｐｏｌｙ 图１ 天线效应时电荷的流向 ４天线效应的消除方法 天线效应在芯片制造中无法避免，那么在版图 设计的时候就必须采取相应的措施加以保护，从而 避免产生天线效应。通常有以下几种方法： １）跳线法 又分为“向上跳线”和“向下跳线”两种方式。 跳线即断开存在天线效应的金属层，通过通孔连接 到其它层（向上跳线法接到天线层的上一层，向下 跳线法接到下一层），最后再回到当前层。这种方 法通过改变金属布线的层次来解决天线效应，但是 同时增加了通孔，由于通孔的电阻很大，会直接影响 到芯片的时序和串扰问题，所以在使用此方法时要 严格控制布线层次变化和通孑Ｌ的数量。 Ｉ口 口ＩＩ 。。。‘。。。一Ｇａｔｅ 口 【ａＩｒ一 Ｐｏｌｙ Ｍｅｔａｌ１ Ｍｅｔａｌ２ ｉ ＼ｔ 凸 ｜ 口 Ｉ 口 ｆ 图２跳线法不意图 ２）添加天线器件 给“天线”加上反偏二极管。如图３所示，通过 给直接连接到栅的存在天线效应的金属层接上反偏 二极管，形成一个电荷泄放回路，累积电荷就对栅氧 构不成威胁，从而消除了天线效应。当金属层位置 有足够空间时，可直接加上二极管，若遇到布线阻碍 或金属层位于禁止区域时，就需要通过通孔将金属 线延伸到附近有足够空间的地方，插入二极管。 自Ｐ－ｅｐｉ丁 图３添加反偏二极管 ３）给所有器件的输入端口都加上保护二极管 此法能保证完全消除天线效应，但是会在没有 天线效应的金属布线上浪费很多不必要的资源，且 使芯片的面积增大数倍，这是超大规模集成电路设 计不允许出现的。所以这种方法不合理，也是不可 取的。 ４）对于上述方法都不能消除的长走线上的天 线效应，可通过插入缓冲器，切断长线来消除。 （下转第１ｌ页） ６期 一 …一～～一～一…一一一一～…一…易一 伟等：一种ＮＡＮＤ Ｆｌａｓｈ存储器抗辐射加固方法 一一 …＿＿＿～………一…一—＿＿¨一…＿ｕ～～……～…● ～，＿＿…～‘……一 ｌ ．Ｉ ＲＭ码 ｌ ｒ Ｃｈｉｅｎ搜 算 １ 兀ＡＳＨ Ｎ＾ＮＤ ＜ Ｓｗｉｔｃｈ ＞ 伴计随算式 — 错— 置误多位项 索 ——— 误与值错计 Ｉ— 式计算 ．．．．．一 Ｌ ｒ Ｉ 撞古盍古盟ｏ，１０ｏｔ ： 、 图３ ＲＭ—ＲＳ译码器级联结构 ４性能评估 在硬件实现中，主要关注该级联码的纠错性能 和数据吞吐率，首先，在Ｍａｔｌａｂ中实现ＲＳ（１６０， １２８，３３）和ＲＭ（６４，４０，８）的级联码，对级联码的纠 错性能进行验证，并且和ＲＭ（６４，４０，８）、ＲＳ（１６０， 在连续读写时，存储器连续存储速率能达到 ９６ＭＢ／ｓ，连续读速率能达到１０７ＭＢ／ｓ。 ５结束语 针对ＮＡＮＤ Ｆｌａｓｈ在辐射环境下的错误模式提 出一种基于纠错编码的软件加固方法。采用缩短的 ＲＳ码与ＲＭ码设计一种级联码结构，该码具备很强 的纠随机错和突发错的能力，且其能与ＮＡＮＤ Ｆｌａｓｈ 特殊的读写方式相兼容，该级联码中运用并行编解 １２８，３３）进行纠错性能对比，其纠错性能如图４所 示。 码结构和流水线技术，达到了较高的数据吞吐率，符 合高速固态存储器的要求。 参考文献： ［１］Ｈ Ｒ Ｓｃｈｗａｒｔｚ，Ｄ Ｋ Ｎｉｃｈｏｌｓ，Ａ Ｈ Ｊｏｈｎｓｔｏｎ．Ｓｉｎｇｌｅ—Ｅｖｅｎｔ Ｕｐｓｅｔ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ［Ｊ］．ＩＥＥＥ，１９９６，２６（１０）：８５— ９３． ［２］石轩．新型抗ＳＥＵ存储器读写结构及ＥＣＣ编码方法 研究［Ｄ］．西安：西安电子科技大学：２００９． ［３ｊ Ｄ Ｎ Ｎｇｕｙｅｎ，Ｓ Ｍ Ｇｕｅｒｔｉｎ，Ｇ Ｍ Ｓｗｉｆｔ，Ａ Ｈ Ｊｏｈｎｓｔｏｎ． Ｒａｄｉａｔｉｏｎ Ｅｆｆｅｃｔｓ ｏｎ Ａｄｖａｎｃｅｄ ｌａｓｈ ＦＭｅｍｏｒｉｅｓ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｎｕｃｌｅａｒ Ｓｃｉｅｎｃｅ，１９９９，４６（６）：１—７． 图４ ＲＳ码、ＲＭ码以及ＲＳ—ＲＭ级联码性能比较 ［４］Ｓｔｅｐｈｅｎ Ｂ．Ｗｉｃｋｅｒ．Ｒｅｅｄ Ｓｏｌｏｍｏｎ Ｃｏｄｅｓ Ａｎｄ Ｔｈｅｉｒ Ａｐｐｌｉｃａｔｉａｏｎｓ［Ｍ］．ＩＥＥＥ ＰＲＥＳＳ，１９９４． ［４］Ｓｈｕ Ｌｉｎ，Ｄａｎｉｅｌ Ｊ．Ｃｏｓｔｅｌｌｏ．Ｊｒ．Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ Ｃｏｄｉｎｇ（Ｓｅｃ。 ｏｎｄ Ｅｄｉｔｉｏｎ）［Ｍ］．Ｐｅａｒｓｏｎ Ｅｄｕｅａｔｉｏｎ，２００４． 该级联码在信噪比３．０处其误比特率达到 ｌＯ～。然后在基于ＮＡＮＤ Ｆｌａｓｈ和ＦＰＧＡ的硬件平 台上实现，实测级联编码器和解码器的数据吞吐率。 （上接第７页） 线效应，减少失效。 参考文献： 在实际设计中，需要考虑到性能和面积及其它 因素的折衷要求，常常将方法１、方法２和方法４结 ［１］ 黑斯廷斯，张为．模拟电路版图的艺术［Ｍ］．武汉：电 子工业出版社，２００７． 合使用来消除天线效应。 ５ 结束语 天线效应，是深亚微米工艺以下导致集成电路 失效的重要因素之一，并且在芯片制造过程中无法 避免，因此在版图设计中必须考虑采取相应的保护 措施，可以通过跳线，添加反偏二极管等方式避免天 ［２］ 曾庆贵．集成电路版图设计［Ｍ］．北京：机械工业出版 社，２００８． ［３］ Ｍ Ａｎｎａｒａｔｏｎｅ．Ｄｉｇｔｉａｌ ＣＭＯＳ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ［Ｍ］．Ⅺｕｗ． ｅｒ，ｔ９８６． ［４］Ｒ Ｊｏｃｏｂ Ｂａｋｅｒ．ＣＭＯＳ Ｃｉｒｃｕｉｔ Ｄｅｓｉｎ，ｇＬａｙｏｕｔ，ａｎｄ Ｓｉｍｕｌａ－ ｔｉｏｎ［Ｍ］．北京：机械工业出版社，２００３．
