《半导体集成电路》考精彩试题目及参考问题详解

第一部分 考试试题

第0章 绪论

1.什么叫半导体集成电路？

2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？

4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？

6.名词解释：集成度、wafer size、die size、摩尔定律？

第1章 集成电路的基本制造工艺

1.四层三结的结构的双极型晶体管中隐埋层的作用？

2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？

5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？

6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。

8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。

第2章 集成电路中的晶体管及其寄生效应

1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2. 什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？

4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？

6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？

第3章 集成电路中的无源元件

1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。

4. 为什么新的工艺中要用铜布线取代铝布线。

5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为 20W/c㎡,该电阻上的压降为5V,设计此电阻。

第4章TTL电路

1.名词解释

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电压传输特性 开门/关门电平 逻辑摆幅 过渡区宽度 输入短路电流 输入漏电流 静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间

瞬时导通时间

2. 分析四管标准TTL与非门（稳态时）各管的工作状态？

3. 在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。 4. 两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。 5. 相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。 6. 画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性的矩形性。

7. 四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。

8. 为什么TTL与非门不能直接并联？

9. OC门在结构上作了什么改进，它为什么不会出现TTL与非门并联的问题。

第5章MOS反相器

1. 请给出NMOS晶体管的阈值电压公式，并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阈值）。

2. 什么是器件的亚阈值特性，对器件有什么影响？

3. MOS晶体管的短沟道效应是指什么，其对晶体管有什么影响？

4. 请以PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响。

5. 什么是沟道长度调制效应，对器件有什么影响？

6. 为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？

7.请画出晶体管的IDVDS特性曲线，指出饱和区和非饱和区的工作条件及各自的电流方程（忽略沟道长度调制效应和短沟道效应）。

8.给出E/R反相器的电路结构，分析其工作原理及传输特性，并计算VTC曲线上的临界电压值。

9.考虑下面的反相器设计问题：给定VDD=5V，KN`=30uA/V2 ，VT0=1V

设计一个VOL=0.2V的电阻负载反相器电路，并确定满足VOL条件时的晶体管的宽长比(W/L)和负载电阻RL的阻值。 10.考虑一个电阻负载反相器电路：VDD=5V，KN`=20uA/V2 ，VT0=0.8V，RL=200KΩ，W/L=2。计算VTC曲线上的临界电压值（VOL、VOH、VIL、VIH）及电路的噪声容限，并评价该直流反相器的设计质量。

11.设计一个VOL=0.6V的电阻负载反相器，增强型驱动晶体管VT0=1V， VDD=5V 1）求VIL和VIH 2）求噪声容限VNML和VNMH

12.采用MOSFET作为nMOS反相器的负载器件有哪些优点？ 13.增强型负载nMOS反相器有哪两种电路结构？简述其优缺点。

14.以饱和增强型负载反相器为例分析E/E反相器的工作原理及传输特性。 15试比较将nMOS E /E反相器的负载管改为耗尽型nMOSFET后，传输特性有哪些改善？ 16.耗尽型负载nMOS反相器相比于增强型负载nMOS反相器有哪些好处？

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17有一nMOS E /D反相器，若VTE=2V，VTD=-2V，KNE/KND=25，VDD=2V，求此反相器的高、低输出逻辑电平是多少？

18.什么是CMOS电路？简述CMOS反相器的工作原理及特点。 19. 根据CMOS反相器的传输特性曲线计算VIL和VIH。

20. 求解CMOS反相器的逻辑阈值，并说明它与哪些因素有关？ 21. 为什么的PMOS尺寸通常比NMOS的尺寸大？ 22．考虑一个具有如下参数的CMOS反相器电路：

VDD=3.3V VTN=0.6V VTP=-0.7V KN =200uA/V2 Kp=80uA/V2 计算电路的噪声容限。

23. 采用0.35um工艺的CMOS反相器，相关参数如下：VDD=3.3V NMOS：VTN=0.6V μNCOX =60uA/V2 (W/L)N=8 PMOS：VTP=-0.7V μpCOX =25uA/V2 (W/L)P=12 求电路的噪声容限及逻辑阈值。 24．设计一个CMOS反相器，

NMOS：VTN=0.6V μNCOX=60uA/V2 PMOS：VTP=-0.7V μPCOX=25uA/V2 电源电压为3.3V，LN=LP=0.8um 1）求VM=1.4V 时的WN/WP。

2）此CMOS反相器制作工艺允许VTN 、VTP的值在标称值有正负15%的变化，假定其他参数仍为标称值，求VM的上下限。

25．举例说明什么是有比反相器和无比反相器。

26．以CMOS反相器为例，说明什么是静态功耗和动态功耗。

27．在图中标注出上升时间tr、下降时间tf、导通延迟时间、截止延迟时间，给出延迟时间tpd的定义。若希望tr=tf，求WN/WP。

Vin t

Vout t

第6章 CMOS静态逻辑门

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1. 画出F=A⊕B的CMOS组合逻辑门电路。 2. 用CMOS组合逻辑实现全加器电路。

3. 计算图示或非门的驱动能力。为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同，N管与P管的尺寸应如何选取？

VDD A B F

A B

4. 画出F=AB+CD的CMOS组合逻辑门电路，并计算该复合逻辑门的驱动能力。 5．简述CMOS静态逻辑门功耗的构成。 6. 降低电路的功耗有哪些方法？

7. 比较当FO=1时，下列两种8输入的AND门，那种组合逻辑速度更快？

1 3/10

2 5/3

第7章 传输门逻辑

一、填空

1．写出传输门电路主要的三种类型和他们的缺点：

（1） ，缺点： ； （2） ，缺点： ； （3） ，缺点： 。

2．传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入 。

3. 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和 。

二、解答题

1．分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。

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2. 根据下面的电路回答问题：

分析电路，说明电路的B区域完成的是什么功能，设计该部分电路是为了解决NMOS传输门电路的什么问题？

3．假定反向器在理想的 VDD/2时转换, 忽略沟道长度调制和寄生效应，根据下面的传输门电路原理图回答问题。

（1） 电路的功能是什么？

（2） 说明电路的静态功耗是否为零，并解释原因。

4. 分析比较下面2种电路结构，说明图1的工作原理，介绍它和图2所示电路的相同点和不同点。

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图1 图 2

5．根据下面的电路回答问题。

已知电路B点的输入电压为2.5V，C点的输入电压为0V。当A点的输入电压如图a时，画出X点和OUT点的波形，并以此说明NMOS和PMOS传输门的特点。

A点的输入波形

6．写出逻辑表达式C=AB的真值表，并根据真值表画出基于传输门的电路原理图。

7. 相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。

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图1 图2

8.分析下面的电路，根据真值表，判断电路实现的逻辑功能。

第8章 动态逻辑电路

一、填空

1．对于一般的动态逻辑电路，逻辑部分由输出低电平的 网组成，输出信号与电源之间插入了栅控制极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的 。

2.对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有 跳变，对 PUN网只允许有 跳变，PDN与PDN相连或PUN与PUN相连时中间应接入 。

二、解答题

1. 分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2。

说明当输入产生一个 0->1 转换时会发生什么问题? 当 1->0 转换时会如何? 如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。

2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑电路的特点。

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图A 图B

3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。

4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。

5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。

6. 分析下列电路的工作原理，画出输出端OUT的波形。

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7.结合下面电路，说明动态组合逻辑电路的工作原理。

第9章 触发器

1. 用图说明 如何给SR锁存器加时钟控制。

2. 用图说明 如何把SR锁存器连接成D锁存器，并且给出 所画D锁存器的真值表文案大全

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3. 画出用与非门表示的SR触发器的MOS管级电路图 4. 画出用或非门表示的SR触发器的MOS管级电路图

5. 仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现

6. 仔细观察下面RS触发器的版图，判断它是或非门实现还是与非门实现

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7. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。

8. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。

9. 下图给出的是一个最简单的动态锁存器，判断它是否有阈值损失现象，若有，说明阈值损失的种类，给出两种解决方案并且阐述两种方案的优缺点，若没有，写出真值表。 10. 解释下面的电路的工作过程 画出真值表。（提示 注意图中的两个反相器尺寸是不同的）

11. 解释下面的电路的工作过程 画出真值表。文案大全

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12. 解释静态存储和动态存储的区别和优缺点比较。 13. 阐述静态存储和动态存储的不同的的存储方法。

14. 观察下面的图，说明这个存储单元的存储方式，15. 观察下面的图，说明这个存储单元的存储方式，文案大全

存储的机理。存储的机理。

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16. 说明锁存器和触发器的区别 并画图说明

17. 说明电平灵敏和边沿触发的区别，并画图说明 18. 建立时间 19. 维持时间 20. 延迟时间

21. 连接下面两个锁存器 使它们构成主从触发器，并画出所连的主从触发器的输入输出波形图

22. 简述下时钟重叠的起因所在

23. 下图所示的是两相时钟发生器，根据时钟信号把下面四点的的波形图画出

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24. 反相器的阈值 一般可以通过什么进行调节 25. 施密特触发器的特点

26. 说明下面电路的工作原理，解释它怎么实现的施密特触发。

27. 画出下面施密特触发器的示意版图。

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28. 同宽长比的PMOS和NMOS谁的阈值要大一些

第10章 逻辑功能部件

1、 根据多路开关真值表画出其组合逻辑结构的CMOS电路图。

2、 根据多路开关真值表画出其传输门结构的CMOS电路图。

3、计算下列多路开关中P管和N管尺寸的比例关系。

K1 K0 Y 1 1 0 0 1 0 1 0 D0 D1 D2 D3 K1 K0 Y 1 1 0 0 1 0 1 0 D0 D1 D2 D3

4、根据下列电路图写出SUM和C0的逻辑关系式，并根据输入波形画出其SUM和C0的输出波形。

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A BCi

5、计算下列逐位进位加法器的延迟，并指出如何减小加法器的延迟。

6、画出传输门结构全加器的电路图，已知下图中的P=A⊕B。7、试分析下列桶型移位器各种sh输入下的输出情况。

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8、试分析下列对数移位器各种sh输入下的输出情况。

第11章 存储器

一、填空

1．可以把一个4Mb的SRAM设计成[Hirose90]由32块组成的结构，每一块含有128Kb，由1024行和 列的阵列构成。行地址（X）、列地址（Y）、和块地址（Z）分别为 、 、 位宽。

2．对一个512×512的NOR MOS，假设平均有50%的输出是低电平，有一已设计电路的静态电流大约等于0.21mA(输出电压为1.5V时)，则总静态功耗为

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，就从计算得到的功耗看，这个电路设计的 （“好”或“差”）。

3.一般的，存储器由 、 和 三部分组成。

4．半导体存储器按功能可分为： 和 ；非挥发存储器有 、 和 ；

二、解答题

1．确定图1中ROM中存放地址0，1，2和3处和数据值。并以字线WL[0]为例，说明原理。

图1 一个4×4的 OR ROM

2．画一个2×2的MOS OR型 ROM单元阵列，要求地址0，1中存储的数据值分别为01和00。并简述工作原理。

3. 确定图2中ROM中存放地址0，1，2和3处的数据值。并简述工作原理。

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图2 一个4×4的 NOR ROM

4．画一个2×2的MOS NOR型 ROM单元阵列，要求地址0，1中存储的数据值分别为01和01。并简述工作原理。

5．如图3为一个4×4的 NOR ROM，假设此电路采用标准的0.25µm CMOS工艺实现,确定PMOS上拉器件尺寸使最坏的情况下VOL值不会高于1.5V(电源电压为2.5V)。这相当于字线摆为1V。NMOS尺寸取(W/L)=4/2。

图3 一个4×4的 NOR ROM

6. 确定图4中ROM中存放地址0，1，2和3处和数据值。并简述工作原理。

图4 一个4×4的 NAND ROM

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7．画一个2×2的MOS NAND型 ROM单元阵列，要求地址0，1中存储的数据值分别为10和10。并简述工作原理。

8. 预充电虽然在NOR ROM中工作得很好，但它应用到NAND ROM时却会出现某些严重的问题。请解释这是为什么？

9. sram，flash memory，及dram的区别？

10. 给出单管DRAM的原理图。并按图中已给出的波形画出X波形和BL波形，并大致标出电压值。

11．试问单管DRAM单元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办法提高refresh time？

12. 给出三管DRAM的原理图。并按图中已给出的波形画出X和BL1波形，并大致标出电压值。（选作）试问有什么办法提高refresh time？

13．对1T DRAM，假设位线电容为1pF，位线预充电电压为1.25V。在存储数据为1和0时单元电容Cs（50fF）上的电压分别等于1.9V和0V。这相当于电荷传递速率为4.8%。求读操作期间位线上的电压摆幅。

14. 给出一管单元DRAM的原理图，并给出版图。

15．以下两图属于同类型存储器单元。试回答以下问题：

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（1）：它们两个都是哪一种类型存储器单元？分别是什么类型的？ （2）：这两种存储单元有什么区别？分别简述工作原理。

16．画出六管单元的SRAM晶体管级原理图。并简述其原理。

第12章 模拟集成电路基础

1. 如图1.1所示的电路，画出跨导对VDS的函数曲线。

图1.1

2.如图1.3所示，假设出漏电流的曲线。

V＝0.6V,=0.4VTH012,而2F=0.7V。如果

VX从－到0变化，画

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IdM1+1.2V2VVx

图1.3

3． 保持所有其他参数不变，对于L=L1和L=2L1，画出MOSFET的特性曲线。

4． 什么叫做亚阈值导电效应？并简单画出log

5．画出图1.7中M1的

ID随

VDS变化的

I-VGS特性曲线。

Dgm和

gmb随偏置电流I1的变化草图。

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VddM1XI1

图 1.7

6. 假设图1.9中的M1被偏置到饱和区，计算电路的小信号电压增益。

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VddI1VoutM1Vin

图1.9

7．比较工作在线性区和饱和区的MOS为负载时的共源级的输出特性。

8．在图1.10（a）所示的源跟随器电路中，已知WL1=20/0.5，I1=200A,

VTH0=0.6V,

2=0.7V,

FCn=50A/V2 和=0.4Vox12。

（a） 计算

Vin1.2V时的Vout。

（b） 如果I1 用图1.10（b）中的M2来实现，求出维持M2工作在饱和区时WL2的最

小值。

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VddI1VoutM1Vin

图1.10（a） 图1.10（b）

9．如图1.11所示，晶体管M1得到输入电压的变化△V，并按比例传送电流至50的传输线上。在图1.11（a）中，传输线的另一端接一个50的电阻；在图1.11（b）中，传输线的另一端接一个共栅极。假设0。计算在低频情况下，两种接法的增益VoutVin。

VddRdM1

图1.11（a）

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图1.11（b）

10．什么是差动信号？简单举例说明利用差动信号的优势。

11．在图1.12所示的电路中，M2管的宽度是M1的两倍。计算Vin1和Vin2的偏置值相等时的小信号增益。

图1.12

12． 图1.13电路中，用一个电阻而不是电流源来提供1mA的尾电流。已知：WL1,2＝ 25/0.5，V=0.6V, THCn2

A=50/V，0，oxVDD=3V。

（a） 如果Rss上的压降保持在0.5V，则输入共模电压应为多少？

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（b） 计算差模增益等于5时RD的值。

图1.13

13．在图1.14（a）中，假设所有的晶体管都相同，画出当

VX从一个大的正值下降时

IX和

V

B

的草图。

VddVxIrefM0AM1NM3BM2

图1.14（a）

14．在图1.15中，如果所有的管子都工作在饱和区，忽略沟道长度调制，求M4的漏电流。

16．假设图1.16中所有的晶体管都工作在饱和区，且WL3=WL4，0，求的表达式。

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Iout实用文档

VddIrefM3M4IoutM1M2

图1.15

VddM4M3RsM1IoutM2

图1.16

17. 简要叙述与温度无关的带隙基准电压源电路的基本原理。

18. 图11.17中，电路被设计成额定增益为10，即1＋确定

RR12=10。要求增益误差为1％，

A 的最小值。

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R1A1R2Vin

图1.17

AMPVout第13章 A/D、D/A变换器

1.简单给出D/A变换器的基本原理

2.给出DAC的主要技术指标及含义。

3． 试比较几种常用的DAC的优缺点。

4．一个D/A变换器有10V的满量程输出，且分辨率小于40mV，问此D/A变换器至少需要多少位？

5．在图2.1中所示的T型D/A变换器中，设N＝8，及01111111时，求输出电压值。

Rf=3RR2R2RS0Vref2RS1R2RS2R2RS3R2RS4R2RS5R2RS6R2RS7RMAMPVREF＝10V。当输入分别为10000000

图2.1

6.画出一个简单的用传输门实现的电压定标的3位DAC。

7．D/A变换器的设计原则应从几个方面权衡。

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8．简单给出A/D变换器的基本原理。

9．给出ADC的主要技术指标及含义。

10．试比较几中常用A/D变换器的优缺点，并指出它们在原理上各有何特点。

11．一个4位逐次逼近型A/D变换器，若满量程电压为5V，请画出输入电压为2.8V时的判决图。

2

第二部分 参

第0章 绪论

1.通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。 2.小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）

3.双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。 4.数字集成电路，模拟集成电路，数模混合集成电路。

5.集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。 6.名词解释：

集成度：一个芯片上容纳的晶体管的数目

wafer size：指包含成千上百个芯片的大圆硅片的直径 die size：指没有封装的单个集成电路

摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小2倍。

第1章 集成电路的基本制造工艺

1.减小集电极串联电阻，减小寄生PNP管的影响

2.电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大

3. 第一次光刻：N+隐埋层扩散孔光刻

第二次光刻：P隔离扩散孔光刻 第三次光刻：P型基区扩散孔光刻 第四次光刻：N+发射区扩散孔光刻 第五次光刻：引线孔光刻 第六次光刻：反刻铝

4.P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线 5.NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位

6.首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。缺点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方法在N阱里加隐埋层，使NPN管的集电极电阻减小。提高器件的抗闩锁效应。

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7.

E p+ B p n+-BL P n+ C pS + n+ n p+ n n +p n+ E 8.

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B C S 实用文档

第2章 集成电路中的晶体管及其寄生效应

1.PNP管为四层三结晶体管的寄生晶体管，当NPN晶体管工作在正向工作区时，即NPN的发射极正偏，集电极反偏，那么寄生晶体管的发射极反偏所以它就截止，对电路没有影响。当NPN处于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。当NPN工作在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向NPN的发射极电流作为无用电流流向衬底。此时寄生效应也不能忽略

2.在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的欧姆体电阻，他们会对晶体管的工作产生影响。

3. MOS晶体管的有源寄生效应是指MOS集成电路中存在的一些不希望的寄生双极晶体管、场区寄生MOS管和寄生PNPN（闩锁效应），这些效应对MOS器件的工作稳定性产生极大的影响。

4. 在单阱工艺的MOS器件中（P阱为例），由于NMOS管源与衬底组成PN结，而PMOS管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管(NPN

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和PNP)，一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加，产生自锁现象。

影响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。

5.版图设计时：为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；

工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；

具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。

6. 在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生MOSFET的阈值电压，使其不易开启；增加场氧生长厚度，使寄生MOSFET的阈值电压绝对值升高，不容易开启。

7. （1）增大基区宽度：由工艺决定； （2）使衬底可靠接地或电源。

第3章 集成电路中的无源元件

1. 双极性集成电路中最常用的电阻器是基区扩散电阻 MOS集成电路中常用的电阻有多晶硅电阻和用MOS管形成的电阻。 2. 反偏PN结电容和MOS电容器。

3. 基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。

4. 长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。

5. r(L/W)=R=1K L/W=5 I=V/R=1mA

P=(I*I*r)/(WL) 公式变形

W=6.32

注意：这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应的微米单位。

第4章TTL电路

1. 名词解释

电压传输特性：指电路的输出电压VO随输入电压Vi变化而变化的性质或关系（可用曲线表示，与晶体管电压传输特性相似）。 开门/关门电平：开门电平VIHmin-为保证输出为额定低电平时的最小输入高电平(VON)；关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。 逻辑摆幅：-输出电平的最大变化区间，VL=VOH-VOL。

过渡区宽度：输出不确定区域（非静态区域）宽度，VW=VIHmin-VILmax。

输入短路电流IIL-指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。

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输入漏电流（拉电流，高电平输入电流，输入交叉漏电流）IIH-指电路被测输入端接高电平，而其它输入端接地时，流过接高电平输入端的电流。

静态功耗-指某稳定状态下消耗的功率，是电源电压与电源电流之乘积。电路有两个稳态，则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。

瞬态延迟时间td-从输入电压Vi上跳到输出电压Vo开始下降的时间间隔。Delay-延迟。 瞬态下降时间tf-输出电压Vo从高电平VOH下降到低电平VOL的时间间隔。Fall-下降。 瞬态存储时间ts-从输入电压Vi下跳到输出电压Vo开始上升的时间间隔。Storage-存储。 瞬态上升时间tr-输出电压Vo从低电平VOL上升到高电平VOH的时间间隔。Rise-上升。 瞬态导通延迟时间tPHL-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。

2.当输入端的信号，有任何一个低电平时：

Q1饱和区 Q2 截至区 Q3饱和区 Q4截至区 当输入端的信号全部为高电平时：

Q1反向区 Q2饱和区 Q3饱和区 Q4饱和区 3. Q5管影响最大，他不但影响截至时间，还影响导通时间。

当输出从低电平向高电平转化时，要求Q5快速退出饱和区，此时如果再导通时IB5越大，则保和深度约大，时间就越长。

当输出从高电平向低电平转化时，希望Q5快速的存储的电荷放完，此时要求IB5尽可能的大。 设计时，IB5 的矛盾带来了很大的困难。 4. 两管与非门： 输出高电平低，瞬时特性差。

四管与非门：输出采用图腾柱结构Q3--D ，由于D是多子器件，他会使Tplh明显下降。D还起到了点评位移作用，提高了输出电平。

五管与非门：达林顿结构作为输出级，Q4也起到点评位移作用，达林顿电流增益大，输出电阻小，提高电路速度和高电平负载能力。

四管和五管在瞬态中都是通过大电流减少Tplh.静态中提高了负载能力和输出电平。 5. 六管单元用有源泄放回路RB-RC-Q6代替了R3

由于RB的存在，使Q6比Q5晚导通，所以Q2发射基的电流全部流入Q5的基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当Q5饱和后Q6将会替它分流，了Q5的饱和度提高了电路速度。

在截至时Q6只能通过电阻复合掉存储电荷，Q6比Q5晚截至，所以Q5快速退出饱和区。 6.

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B C 四管单元 六管单元 由于六管单元在用了有源泄放回路，使Q2-Q5同时导通，四管单元由于Q2进入饱和后，电阻对Q5的基极电流有分流作用，四管单元此时是由于Q2进入饱和区而Q5还未进入饱和区BC段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。

7. 输出高电平偏低：VCE3和R5上的电压过大，可以通过减小VCE3和IC3来实现。 输出高电平偏高：VCE5上的电压偏高，可以通过增加IB5来增大Q5饱和度。

8. 当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。

9. 去掉TTL门的高电平的驱动级，oc门输出端用导线连接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入，Q5不会使输出低电平上升造成逻辑混乱。

第5章MOS反相器

1.答：公式： VT=MS-2F-

其中：

QBQSSQI COXCOXCOXMS为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的

外加电压，一般情况下，金属功函数值比半导体的小，MS一般为负。

2F是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区

上的电压降。对于NMOS数值为正

QB是为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压。 COX于NMOS数值为正

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QSS是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加COX的外加电压，对于绝缘层中的正电荷，需要加负电压才能其拉到平带，一般为负。

QI是为了调节阈值电压而注入的电荷产生的影响，对于NMOS，COX注入P型杂质，为正值。

2. 答：器件的亚阈值特性是指在分析MOSFET时，当Vgs影响：亚阈值导电会导致较大的功率损耗，在大型电路中，如内存中，其信息能量损耗可能使存储信息改变，使电路不能正常工作。

3. 答： 短沟道效应是指：当MOS晶体管的沟道长度变短到可以与源漏的耗尽层宽度相比拟时，发生短沟道效应，栅下耗尽区电荷不再完全受栅控制，其中有一部分受源、漏控制，产生耗尽区电荷共享，并且随着沟道长度的减小，受栅控制的耗尽区电荷不断减少的现象 影响： 由于受栅控制的耗尽区电荷不断减少，只需要较少的栅电荷就可以达到反型，使阈值电压降低；沟道变短使得器件很容易发生载流子速度饱和效应。 4. 答：对于PMOS晶体管，通常情况下衬底和源极都接最高电位，衬底偏压VBS=0，此时不存在衬偏效应。而当PMOS中因各种应用使得源端电位达不到最高电位时，衬底偏压

VBS>0，源与衬底的PN结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电

压（绝对值）提高，即产生衬偏效应。

影响：使得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小。

5. 答：MOS晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。

影响：当漏源电压增加时，速度饱和点在从漏端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区D和S之间电流源非理想。

6. 答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。 7. 答：

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ID

非饱和区 饱和区 VDSsat=VGS-VTH

VDS

非饱和区：

条件：0条件：0< VGS-VTH < VDS

方程： IDS

W1[(VGSVTH)VDSVDS2] L2

8. 解：

1WCox(VGSVTH)22L'VDD RL Vout

Vin

MI

Vin时，MI开始导通，漏极电流不再为0，由于漏源电压VDS=Vout大于Vin- VT0，因而MI初始处于饱和状态。随着输入电压增加，漏极电流也在增加，输出电压Vout开始下降，最终，输入电压大于Vout+ VT0，MI进入线性工作区。在更大的输入电压下，输出电压继续下降，MI仍处于线性模式。传输特性曲线如图示：

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Vout VOH

dVout/dVin=-1 dVout/dVin=-1 VOL

0 Vin

VIL VIH

1）VinMI：VGS=Vin=VDD

VDS=Vout=VOL ∴VDSIR=(VDD-Vout)/RL=(VDD-VOL)/RL

IM=KN〔(VGS- VT0)VDS- 1/2VDS2〕 = KN〔(VDD- VT0) VOL- 1/2VOL2〕

∵IM=IR

VOL=VDD-VT0+1/KNRL-(VDD-VT0+1/KNRL)2-2VDD/KNRL 为使VOL→0，要求KNRL >>1

Vout

VDD KNRL↑

0

Vin

3）Vin=VIL时, MI：VGS=Vin=VIL

VDS=Vout

∴VDS>VGS-VT0 MI饱和导通

IR=(VDD-Vout)/RL

IM=1/2 KN (VGS - VT0)2

=1/2 KN (Vin - VT0)2 ∵IM=IR，对Vin微分，得：

-1/RL(dVout/dVin)= KN (Vin - VT0)

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∵dVout/dVin=-1

∴VIL=Vin=VT0+1/KNRL ∴此时Vout=VDD-1/2KNRL

4）Vin=VIH时, MI：VGS=Vin=VIH

VDS=Vout

∴VDSIR=(VDD-Vout)/RL

IM= KN〔(VGS- VT0)VDS- 1/2VDS2〕 = KN〔(Vin- VT0)Vout- 1/2Vout2〕 ∵IM=IR，对Vin微分，得：

-1/RL(dVout/dVin)= KN〔Vou t +(Vin- VTH) dVout/dVin- Vout(dVout/dVin)〕 ∵dVout/dVin=-1

∴VIH=Vin=VT0+2Vout -1/KNRL

代回等式，得：Vout=2VDD/3 KNRL

∴VIH=VT0+8VDD/3 KNRL -1/KNRL

9. 解：Vout=VOL时，晶体管非饱和导通，Vin= VOH=VDD

〔(VDD- VT0) VOL- 1/2VOL2〕 ∴ (VDD-Vout)/RL= KN`（W/L）

5

代值解得：RL（W/L）=2.05×10Ω

可以选择不同的W/L和RL值以满足VOL=0.2V，在最终设计中二者的选取还需考虑其他因素，如电路功耗与硅片面积。表中列出了一些设计中W/L和RL可能的取值和对应每种取值估算的平均直流功耗。

W/L RL（KΩ） PDC average(uW) 1 2 3 4 5 6 205. 0 102.5 68.4 51.3 41.0 34.2 58.5 117.1 175.4 233.9 292.7 350.8 由表可见，随着RL的减小，直流功耗显著增加，W/L也同时增加。若考虑降低平均直流功耗，可选择较小的宽长比W/L和较大的负载电阻RL，而制造较大的RL需要较大面积的硅区，则还需要在功耗和面积之间折中。 10. 解：KN=KN`(W/L)=40uA/V2 ∴KNRL=8V-1

VinVOL=VDD-VT0+1/KNRL-(VDD-VT0+1/KNRL)2-2VDD/KNRL=0.147V VIL= VT0+1/KNRL=0.925V

VIH=VT0+8VDD/3 KNRL-1/KNRL=1.97V

∴VNML=VIL-VOL=0.78V VNMH=VOH-VIH=3.03V

VNML过小，会导致识别输入信号时发生错误。为得到较好的抗噪声性能，较低的信

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号噪声容限应至少为VDD的1/4，即VDD=5V时取1.25V。 11. 解：VOL=VDD-VT0+1/KNRL-(VDD-VT0+1/KNRL)2-2VDD/KNRL

代值解得KNRL=2

∴VIL= VT0+1/KNRL=1.5V

VIH=VT0+8VDD/3 KNRL-1/KNRL=3.1V

而VOH= VDD=5V

∴VNML=VIL-VOL=0.9V VNMH=VOH-VIH=1.9V 12. 答：采用负载电阻会占用大量的芯片面积，而晶体管占用的硅片面积通常比负载电阻小，

并且有源负载反相器电路比无源负载反相器有更好的整体性能。

13. 答：根据给增强型负载提供不同的栅极偏压，负载晶体管可以工作在饱和区或线性区。

VDD VSS

VDD Vout

Vin

Vin

Vout

饱和增强型负载反相器只要求一个的电源和相对简单的制造工艺，并且VOH在

VDD-VTL。而线性增强型负载反相器的VOH= VDD，噪声容限高，但需要使用两个的电源。由于二者的直流功耗较高，大规模的数字电路均不采用增强型负载nMOS反相器。 14.

VDD D G ML S Vout

Vin MI

解： 1）Vin=0时，MI截止

ML：VDSL= VGSL=VDD-Vout=VDD-VOL

∴VDSL>VGSL-VTL ML始终饱和导通 Vout= VOH= VDD-VTL 2）Vin= VDD时，Vout=VOL

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MI：VGSI=Vin=VDD

VDSI=Vout=VOL ∴VDSI < VGSI -VTI MI非饱和导通

IDSI = KNI〔(VGSI- VTI)VDSI- 1/2VDSI2〕 = KNI〔(VDD- VTI) VOL- 1/2VOL2〕 IDSL=1/2 KNL (VGSL - VTL)2

=1/2 KNL (VDD- VOL-VTL)2∵IDSI = IDSL

∴VOL =gmL(VDD - VTL)/2gmI 为使VOL→0，要求gmL<< gmI

Vout

VDD-VTL

gmL/gmI↓ 0

传输特性曲线如图示：

Vout

VDD-VTL

Vin

gmL(VDD-VTL)/2gmI 0 15.

Vin

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VDD D G MD S Vout

Vin ME

解：1）Vin=0，ME截止

MD：耗尽型负载管VTD<0，VGSD=0

∴VDSD=VDD-Vout=VDD-VOL> VGSD - VTD MD 始终饱和导通

∴Vout= VOH= VDD，改善了高电平传输特性 2）Vin= VDD，Vout= VOL ME：VGSE=Vin=VDD VDSE=Vout=VOL ∴VDSEMI非饱和导通

IDSE= KNE〔(VGSE- VTE)VDSE- 1/2VDSE2〕 =KNE〔(VDD- VTE) VOL- 1/2VOL2〕 IDSD=1/2 KND (VGSD - VTD)2

=1/2 KNDVTD2

∵IDSI = IDSL

∴VOL = VTD2 KND/2 KNE(VDD - VTE) 低电平传输特性仍取决于两管尺寸之比 为使VOL→0，要求KND << KNE

Vout

VDD KND/ KNE↓ 0

传输特性曲线如图示：

Vin

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Vout

VDD VTD2 KND/2 KNE(VDD - VTE) 0

Vin

16. 答：耗尽型负载nMOS反相器的制造工艺更加复杂，但可以有陡峭的VTC过渡和更好

的噪声容限，并且是单电源供电，整体的版图面积也较小。另外，在CMOS电路中使用耗尽型晶体管还能减少漏电流。

17. 解：VOL = VTD2 KND/2 KNE(VDD - VTE) =0.027V VOH = VDD=2V

18. 答：CMOS电路是指由NMOS 和PMOS所组成的互补型电路。

对于CMOS反相器，Vin=0时，NMOS截止，PMOS导通，Vout=VOH=VDD；Vin= VDD

时， NMOS导通，PMOS截止，Vout=VOL=0。高低输出电平理想，与两管无关。

从对CMOS反相器工作原理的分析可以看出，在输入为0或VDD时，NMOS 和PMOS总是一个导通，一个截止，没有从VDD到VSS的直流通路，也没有电流流入栅极，因而其静态电流和功耗几乎为0。这也是CMOS电路最大的特点。

19.

VDD MN Vin

MP Vout

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Vout

dVout/dVin=-1 Vin=Vout VDD dVout/dVin=-1 0 VIL VIH Vin

解：1）Vin=VIL

MN：VGSN = Vin= VIL

VDSN = Vout

∴VDSN>VGSN- VTN MN 饱和导通

IDSN =1/2 KN(VGSN - VTN)2

=1/2KN(VIL- VTN)2

MP：- VGSP = VDD - Vin= VDD - VIL

- VDSP = VDD - Vout

∴- VDSP < - VGSP –(-VTP) MP非饱和导通

IDSP= KP〔(-VGSP- |VTP|)( -VDSP)- 1/2(-VDSP)2〕

=KP〔(VDD- VIL -|VTP|)( VDD - Vout) - 1/2( VDD - Vout)2〕 ∵IDSN = IDSP，对VIL微分，得：

KP〔(VDD- VIL -|VTP|)(-dVout/dVin)+(-1) ( VDD - Vout)- ( VDD - Vout) (-dVout/dVin)〕 =KN(VIL-VTN) ∵dVout/dVin=-1

∴VIL=(2Vout+VTP-VDD+KRVTN)/(1+KR) 其中KR =KN/KP

2）Vin= VIH

MN：VGSN = Vin= VIH

VDSN = Vout

∴VDSN IDSN= KN〔(VGSN- VTN)VDSN- 1/2VDSN2〕 =KN〔(VIH- VTN) Vout- 1/2 Vout2〕 MP：- VGSP = VDD - Vin= VDD - VIH

- VDSP = VDD - Vout

∴- VDSP > - VGSP –(-VTP) MP饱和导通

IDSP =1/2 KP(-VGSP - |VTP|)2

=1/2KP(VDD-VIH-|VTP|)2

∵IDSN = IDSP，对VIH微分，得：

KN〔(VIH-VTN) (dVout/dVin)+Vout-Vout(dVout/dVin)〕=KP(VDD-VIH-|VTP|)

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∵dVout/dVin=-1

∴VIH=〔VDD+VTP +KR(2Vout +VTN) 〕/(1+KR) 其中KR =KN/KP

20. 解：Vin =VM，NMOS、PMOS均饱和导通 IDSN =1/2μNCOX(W/L)N(VGSN - VTN)2

=1/2KN(VM- VTN)2

IDSP =1/2μPCOX(W/L)P(-VGSP - |VTP|)2

=1/2KP(VDD-VM-|VTP|)2

由IDSN = IDSP得：VM=(VDD+VTP+VTNKR)/(1+KR) 其中KR =KN/KP

当工艺确定，VDD、VTN、VTP、μN、μP均确定 因而VM取决于两管的尺寸之比WN/WP

21． 答：1）电子迁移率较大，是空穴迁移率的两倍，即μN=2μP。

2）根据逻辑阈值与晶体管尺寸的关系VM∝WP/WN，在VM较大的取值范围中，WP〉

WN。

22. 解：KR=KN/KP=2.5

CMOS反相器的VOL=0V，VOH=VDD=3.3V VIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.57Vout-0.71

Vin = VIL时，有1/2KN(VIL- VTN)2=KP〔(VDD- VIL -|VTP|)( VDD - Vout) - 1/2( VDD - Vout)2〕 0.66 Vout2+0.05 Vout -6.65=0

解得：Vout =3.14V ∴VIL=1.08V

VIH=〔VDD+VTP +KR(2Vout +VTN) 〕/(1+KR)=1.43 Vout+1.17

Vin = VIH时，有KN〔(VIH- VTN) Vout- 1/2 Vout2〕=1/2KP(VDD-VIH-|VTP|)2 2.61Vout2+6.94Vout-2.04=0

解得：Vout=0.27V ∴VIH=1.55V ∴VNML=VIL-VOL=1.08V VNMH=VOH-VIH=1.75V

23. 解：KR= μNCOX(W/L)N/μpCOX (W/L)P=1.6

对于CMOS反相器而言，VOL=0V，VOH=VDD=3.3V VIL=(2Vout+VTP-VDD+KRVTN)/(1+KR)=0.77Vout-1.17 当Vin = VIL时，NMOS饱和导通，PMOS非饱和导通 由IDSN = IDSP得：

1/2KN(VIL- VTN)2=KP〔(VDD- VIL -|VTP|)( VDD - Vout) - 1/2( VDD - Vout)2〕 2.04 Vout2+8.30 Vout -44.90=0

解得：Vout =3.077V ∴VIL=1.2V

同理，VIH=〔VDD+VTP +KR(2Vout +VTN) 〕/(1+KR)=1.23 Vout+1.37 当Vin = VIH时，PMOS饱和导通，NMOS非饱和导通 由IDSN = IDSP得：

KN〔(VIH- VTN) Vout- 1/2 Vout2〕=1/2KP(VDD-VIH-|VTP|)2 5.53Vout2+24.62Vout-6.15=0

解得：Vout=0.24V ∴VIH=1.66V

∴该CMOS反相器的噪声容限：VNML=VIL-VOL=1.2V VNMH=VOH-VIH=1.V

逻辑阈值：VM=(VDD+VTP+VTNKR)/(1+KR)=1.48V

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24. 解：1）VM=(VDD+VTP+VTNKR)/(1+KR) 即1.4=(3.3-0.7+0.6KR)/ (1+KR) 解得：KR=2.25

KR =KN/KP=(μNCOXWN/LN)/ (μPCOXWP/LP) 即2.25=60WN/25WP ∴WN/WP=0.9375 2）VTN 、VTP在标称值有正负15%的变化 则VTNmin =0.51V VTNmax=0.69V VTPmin=-0.805V VTPmax=-0.595V

VMmin=(VDD+VTPmin+VTNminKR)/(1+KR)=1.304V VMmax=(VDD+VTPmax+VTNmaxKR)/(1+KR)=1.496V ∴VM：1.304~1.496V

25. 答：有比反相器在输出低电平时，驱动管和负载管同时导通，其输出低电平由驱动管导

通电阻和负载管导通电阻的分压决定。为保持足够低的低电平，两个等效电阻应保持一定的比值。当驱动管为增强型N沟MOSFET，负载管为电阻或增强型MOSFET或耗尽型MOSFET时，即E/R反相器、E/E反相器、E/D反相器属于有比反相器。

而无比反相器在输出低电平时，只有驱动管导通，负载管是截止的，理想情况下，输出低电平为0。当驱动管为增强型N沟MOSFET，负载管为P沟MOSFET时，即CMOS反相器即属于无比反相器，具有理想的输入低电平0。

26. 答：对于CMOS反相器，静态功耗是指当输入为0或VDD时，NMOS 和PMOS总是一

个导通、一个截止，没有从VDD到VSS的直流通路，也没有电流流入栅极，功耗几乎为0。

动态功耗包括短路电流功耗和瞬态功耗。短路电流功耗是指输入由0跳变到1或由

1跳变到0的瞬变过程中，NMOS 和PMOS都导通，存在从VDD到VSS的电流通路。瞬态功耗是指电路开关动作时，对输出端负载电容进行充放电引起的功耗。 27. 解：

Vin 50% 50% t

tPHL Vout 90% 90% tPLH 50% 10% 50% 10% t

tf tr

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图中，导通延迟时间为tPHL，截止延迟时间为tPLH 延迟时间tpd=(tPHL+tPLH)/2

上升时间tr=2CL/KNVDD KN=μNCOX(W/L)N 下降时间tf =2CL/KPVDD KP=μPCOX(W/L)P 若希望tr=tf，则要求WP=2WN

第6章 CMOS静态逻辑门

1. 解：

VDD

VDD

A A B B

VDD

A B A B F

A B A B

2. 解：全加器的求和输出Sum和进位信号Carry表示为三个输入信号A、B、C的函数： Sum=A⊕B⊕C=Carry(A+B+C)+ABC Carry=(A+B)C+AB

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VDD

A B B A A Carry B C C B A Sum VDDC C A A B B A B A B C C

3. 解：标准反相器的导电因子为KN=KP

逻辑门KN1=KN2=KN`，KP1=KP2=KP`

1） A=B=0时，上拉管的等效导电因子Keffp=KP`/2

2） A=0，B=1或A=1，B=0时，下拉管的等效导电因子Keffn=KN` 3） A=B=1时，下拉管的等效导电因子Keffn=2KN` 在最坏的工作条件下，即1）2），应使Keffn=KN`=KN，Keffp=KP`/2= KP KN=KP 即2μNCOX(W/L)`N=μPCOX(W/L)`P ∴WP/WN=2μN/μP=5

为保证最坏工作条件下，各逻辑门的驱动能力与标准反相器的特性相同，要求P管的沟道长度比N管大5倍以上。 4. 解：

VDD

A B C D F

A B C D

标准反相器的导电因子为KN=KP

逻辑门KN1=KN2= KN3 =KN4=KN`，KP1=KP2= KP3 =KP4=KP` 1）ABCD=0时，上拉管的等效导电因子Keffp= KP`

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2）A、B、C、D中有一个为1时，上拉管的等效导电因子Keffp=2/3 KP`

3）A、B中有一个为1且C、D中有一个为1时，上拉管的等效导电因子Keffp=KP`/2 4）ABCD=1时，下拉管的等效导电因子Keffn= KN`

5）AB、CD中有一个为1时，下拉管的等效导电因子Keffn=KN`/2 在最坏的工作条件下，即3）5），应使Keffn=KN`/2=KN，Keffp=KP`/2= KP KN=KP 即μNCOX(W/L)`N=μPCOX(W/L)`P ∴WP/WN=μN/μP=2.5

要求P管的尺寸比N管大2.5倍以上。

5. 答：CMOS静态逻辑门的功耗包括静态功耗和动态功耗。静态功耗几乎为0。但对于深

亚微米器件，存在泄漏电流引起的功耗，此泄漏电流包括栅极漏电流、亚阈值漏电流及漏极扩散结漏电流。

动态功耗包括短路电流功耗，即切换电源时地线间的短路电流功耗和瞬态功耗，即电容充放电引起的功耗两部分。

6. 答：电路的功耗主要由动态功耗决定，而动态功耗取决于负载电容、电源电压和时钟频

率，所以减少负载电容，降低电源电压，降低开关活动性是有效降低电路功耗的方法。 7. 解：г1=(8г0+10/3гCR)+（г0 +гCR)=9г0 +13/3гCR

г2=（4г0 +2гCR）+（2г0 +5/3гCR）=6г0 +11/3гCR 因而第二种组合逻辑速度更快。

第7章 传输门逻辑

一、填空

1．写出传输门电路主要的三种类型和他们的缺点：

（1） ，缺点： ； （2） ，缺点： ； （3） ，缺点： 。

答案： NMOS传输门，不能正确传输高电平，PMOS传输门，不能正确传输低电平，CMOS传输门，电路规模较大。

2．传输门逻辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时，一般要插入 。

答案： 阈值损失，传输延迟，反相器。

3. 一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和 。

答案：异或，加法器，多路选择器

二、解答题

1．分析下面传输门电路的逻辑功能，并说明方块标明的MOS管的作用。

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答案：根据真值表可知，电路实现的是OUT=AB的与门逻辑，方块标明的MOS管起到了电荷保持电路的功能。

2. 根据下面的电路回答问题：

分析电路，说明电路的B区域完成的是什么功能，设计该部分电路是为了解决NMOS传输门电路的什么问题？

答案：当传输高电平时，节点n1电位升高，当电位大于反向器IV1的逻辑阈值时，反向器输出低电平，此低电平加在P1管上，P1管导通，n1的电位可以上升到VDD。当传输低电平时，节点n1电位较低，当电位小于反向器IV1的逻辑阈值时，反向器输出高电平，此高电平加在P1管上，P1管截止，n1的电位保持传输来的低电平。说明B部分电路具有电荷保持电路的功能。设计该部分电路是为了解决NMOS传输门电路由于阈值电压不能正确传输高电平的问题。

3．假定反向器在理想的 VDD/2时转换, 忽略沟道长度调制和寄生效应，根据下面的传输门电路原理图回答问题。

（1） 电路的功能是什么？

（2） 说明电路的静态功耗是否为零，并解释原因。 答案：（1） 这个电路是一个 NAND 门

（2） 当 A=B= VDD, 在节点 x 的电压为 VX=VDD-Vt。这引起在传输晶体管驱动的反

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向器的静态功耗。

4. 分析比较下面2种电路结构，说明图1的工作原理，介绍它和图2所示电路的相同点和不同点。

图1 图 2

答案： S作为控制电压，由栅极输入。当S为高电平时，I1可以正常传输，而I2不能穿过MOS单元。反之，当S为低电平时，I2可以正常传输，而I1不能。由此可以看出，图1电路完成的是2输入选择器的功能。

图1和图2都可以完成2输入选择器的功能。图1需要7 个晶体管单元，而图2需要14个晶体管单元。图1采用传输门结构明显缩小了电路的规模。

5．根据下面的电路回答问题。

已知电路B点的输入电压为2.5V，C点的输入电压为0V。当A点的输入电压如图a时，画出X点和OUT点的波形，并以此说明NMOS和PMOS传输门的特点。

A点的输入波形

答案:

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X点的输出波形 OUT点的输出波形

由此可以看出，NMOS传输门电路不能正确传输高电平，PMOS传输门电路不能正确传输低电平。

6．写出逻辑表达式C=AB的真值表，并根据真值表画出基于传输门的电路原理图。 答案：

.

7. 相同的电路结构，输入信号不同时，构成不同的逻辑功能。以下电路在不同的输入下可以完成不同的逻辑功能，写出它们的真值表，判断实现的逻辑功能。

图1 图2

答案：

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图1完成的是异或逻辑，图2完成的是同或逻辑。

8.分析下面的电路，根据真值表，判断电路实现的逻辑功能。

答案：根据真值表分析可知，电路实现的是 OUT=ABC的功能。

第8章 动态逻辑电路

一、填空

1．对于一般的动态逻辑电路，逻辑部分由输出低电平的 网组成，输出信号与电源之间插入了栅控制极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的 。

答案： NMOS, PMOS, NOMS

2.对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有 跳变，对 PUN网只允许有 跳变，PDN与PDN相连或PUN与PUN相连时中间应接入 。 答案：0  1， 1  0 ， 反相器

二、解答题

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1. 分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为 T/2。

说明当输入产生一个 0->1 转换时会发生什么问题? 当 1->0 转换时会如何? 如果这样，描述会发生什么并在电路的某处插入一个反向器修正这个问题。

答案：如果输入产生一个 1->0 转换时不存在问题，只要当赋值阶段开始时输入是稳定的。然而，如果输入产生一个0->1转换，Out1 将开始预充电到1，而在赋值阶段开始以后一段时间变为0。在我们的例子中这个时间为T/2。 这能够使下一个PDN在Out1变低前将Out2拉低，并且在Out2中引起误差。要解决这个问题，在PDN产生Out2 前插入这个反向器。

2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。从而说明CMOS动态组合逻辑电路的特点。

图A 图B

答案：图A是CMOS静态逻辑电路。图B是CMOS动态逻辑电路。2电路完成的均是NAND的逻辑功能。图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。

3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。

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答案：该电路可以完成OUT=AB的与逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管Mkp,这个MOS管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。

4. 分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。

答案：该电路可以完成NAND逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管Mkp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。对于一般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。该电路增加了一个MOS管Mkp，在预充电阶段，Mkp导通，对C点充电到Vdd。在评估阶段，Mkp截至，不影响电路的正常输出。

5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。 答案：动态组合逻辑电路中存在的常见的三种问题是电荷泄漏，电荷分配和时钟馈通。

电荷泄漏产生的原因是与输出相连的MOS管的漏电流，导致输出的电压下降，可能造成输出电压的跳变，形成错误。解决办法是在电路中接入电荷保持电路，将输出拉回到高电平。

电荷分配产生的原因是电路中某些节点导通时各处存在的电容之间电荷的再分配，会导致电路阈值下降，影响输入结果。解决办法是在电路中对中间节点进行预充电。

时钟馈通产生的原因是预充电时时钟输入和动态输出节点的电容耦合引起的。它会导致COMS出现闩锁，影响输出结果。解决办法是在设计和布置动态电路版图时减少电容耦合情况的发生。

6. 分析下列电路的工作原理，画出输出端OUT的波形。

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答案：

7.结合下面电路，说明动态组合逻辑电路的工作原理。

答案：动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。此时电路处于预充电阶段。当时钟信号为低电平时，PMOS截至，电路与VDD的直接通路被切断。这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。否则，输出OUT仍保持原状态高电平不变。例如此电路，NMOS网构成逻辑网中A与C,或B与C同时导通时，可以构成输出OUT到地的通路，将输出置为低电平。

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第9章 触发器

1.

2.

3.

4. 第三题的答案 把NMOS改成串联 PMOS改成并联既可 5. 或非门

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6. 与非门

7. 有 高电平阈值损失 第一种加PMOS 第二种加电荷保持电路 8. 没有

9. 有 低电平阈值损失 第一种加NMOS 第二种加电荷保持电路

10. 答案关键在于 说明了 两反相器尺寸不同 大反相器 在发生变化的时候会强制写入 11. 答案关键在于说明是正反馈的存储机理

12. 区别在于 动态存储需要 频繁的刷新 但是结构相对简单 集成度高。

13. 静态存储器一般采用 正反馈的存储机理 而动态存储一般采用基于电荷的存储机理 14. 关键答出静态存储 正反馈存储机理 15. 关键答出动态存储 基于电荷存储机理

16. 关键答出 锁存器 电平灵敏 触发器 边缘灵敏 17. 省略

18. 在时钟沿到来之前数据输入端必须保持稳定的时间 19. 在时钟沿到来之后数据输入端必须保持稳定的时间 20. 时钟沿与输出端之间的延迟

21.

22. 非理想时钟所带来的时钟倾斜是根源（答对意思就给分）

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23.

24. P管和N管的尺寸之比 25.

电压传输特性曲线VTC类似于磁滞回线 对变化缓慢的输入信号输出信号能快速响应 施密特触发器可以抑制噪声 26.

反相器的阈值取决于P管和N管的尺寸之比。Vout为0时，相当于M4与M2并联，为1时，相当于M3与M1并联，从而相当于改变了两管尺寸之比 27.省略 28.PMOS

第10章 逻辑功能部件

1.

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2.

3. 见课件

4.答案：CO=AB+BCi+ACi

S=CO(A+B+Ci)+ABCi

A B

CiSCo

5. 答案：tadder = (N-1)tcarry + tsum

减少延迟的方法： 1、连接Cin的管子尽可能放在靠近门的输出端；2、在这一加法器的进位链中可以利用加法器的反向特性来消除反向门。 6. 答案：

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7. 答案：当sh0为高电平时，B3B2B1B0传输的信号为A3A2A1A0； 当sh1为高电平时，B3B2B1B0传输的信号为A3A3A2A1； 当sh2为高电平时，B3B2B1B0传输的信号为A3A3A3A2； 当sh3为高电平时，B3B2B1B0传输的信号为A3A3A3A3

8. 答案：当sh1为低电平时，B3B2B1B0传输的信号为A3A2A1A0； 当sh1为高电平时，B3B2B1B0传输的信号为*A3A3A2； 当sh2为低电平时，B3B2B1B0传输的信号为A3A2A1A0； 当sh2为高电平时，B3B2B1B0传输的信号为**A3A2； 当sh4为低电平时，B3B2B1B0传输的信号为A3A2A1A0； 当sh4为高电平时，B3B2B1B0传输的信号为****

第11章 存储器

一、填空

1．可以把一个4Mb的SRAM设计成[Hirose90]由32块组成的结构，每一块含有128Kb，由1024行和 列的阵列构成。行地址（X）、列地址（Y）、和块地址（Z）分别为 、 、 位宽。 答案： 128, 10, 7, 5。

128Kb= 128 ×1024b, 2X=1024，2Y=128，2Z=32，==》 X=10，Y=7，Z=5。

2．对一个512×512的NOR MOS，假设平均有50%的输出是低电平，有一已设计电路的静态电流大约等于0.21mA(输出电压为1.5V时)，则总静态功耗为 ，就从计算得到的功耗看，这个电路设计的 （“好”或“差”）。 答案： 0.14W，差。

总静态功耗为(512/2)×0.21mA×2.5V=0.14W，这样的功耗在集成电路设计中与期望相差甚远，所以这个电路设计不好。

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3.一般的，存储器由 、 和 三部分组成。 答案： 存储阵列；地址译码器（行和列地址译码器）；读写电路 4．半导体存储器按功能可分为： 和 ；非挥发存储器有 、 和 ；

答案： RAM ，ROM；EPROM ，E2-PROM ，FLASH

二、解答题 1．确定图1中ROM中存放地址0，1，2和3处和数据值。并以字

线WL[0]为例，说明原理。

图1 一个4×4的 OR ROM

答案： （0）：0100；（1）：1001；（2）：0101；（3）：0000；

工作原理：此电路工作时，四条字线只允许其中一条有效为高电平。以WL[0]为例，WL[0]有效，即其为高电平时，由于字线WL[0]与位线BL[0]之间不存在任何实际的连接，所以BL[0]的值为低电平而与WL[0]的值无关。再看位线BL[1]，因为与BL[1]相连的NMOS管已处于导通状态，所以位线BL[1]被上拉为VDD-VTn，结果在位线BL[1]上形成了一个1。位线BL[2]和BL[3]与BL[0]相同。

2．画一个2×2的MOS OR型 ROM单元阵列，要求地址0，1中存储的数据值分别为01和00。并简述工作原理。

答案： 一个2×2的MOS OR型 ROM单元阵列如下图：

工作原理：此电路工作时，两条字线只允许其中一条有效为高电平。以WL[0]为例，WL[0]

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有效，即为高电平时，由于字线WL[0]与位线BL[0]之间不存在任何实际的连接，所以BL[0]的值为低电平而与WL[0]的值无关。再看位线BL[1]，因为与BL[1]相连的NMOS管已处于导通状态，所以位线BL[1]被上拉为VDD-VTn，结果在位线BL[1]上形成了一个1。

3. 确定图2中ROM中存放地址0，1，2和3处的数据值。并简述工作原理。

图2 一个4×4的 NOR ROM

Answer:（0）1011； （1）0110；（2）1010；（0）1111； 工作原理：此电路工作要求把位线通过电阻接到电源电压上，或者说输出的默认值必须是1。因此，在WL和BL之间没有晶体管意味着存放1。0单元通过在位线和地之间连接一个MOS器件来实现。在字线上加一高电平使该器件导通，从而把位线下位至GND。

4．画一个2×2的MOS NOR型 ROM单元阵列，要求地址0，1中存储的数据值分别为01和01。并简述工作原理。

Answer: 一个2×2的MOS NOR型 ROM单元阵列如下图：

工作原理：此电路工作要求把位线通过电阻接到电源电压上，或者说输出的默认值必须是1。因此，在WL和BL之间没有晶体管意味着存放1。0单元通过在位线和地之间连接一个MOS器件来实现。在字线上加一高电平使该器件导通，从而把位线下位至GND。

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5．如图3为一个4×4的 NOR ROM，假设此电路采用标准的0.25µm CMOS工艺实现,确定PMOS上拉器件尺寸使最坏的情况下VOL值不会高于1.5V(电源电压为2.5V)。这相当于字线摆为1V。NMOS尺寸取(W/L)=4/2。

图3 一个4×4的 NOR ROM

答案： PMOS和NMOS在以上的偏置条件下速度达到饱和,由此可以确定

'2 (W/L)pkn[(VDDVTn)VDSATpVDSATn/2](1nVOL)(W/L)n'2kp[(VDDVTp)VDSATpVDSATp/2][1p(VOLVDD)]对VDD=2.5V，

VOL=1.5V求解，得到PMOS/ NMOS的尺寸比为2.62,即所求的PMOS器件的尺寸(W/L)p=5.24.

6. 确定图4中ROM中存放地址0，1，2和3处和数据值。并简述工作原理。

图4 一个4×4的 NAND ROM

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答案：（0）0100； （1）1001；（2）0101；（0）0000；

工作原理：此电路的一个基本特性是在下拉链中的所有晶体管都必须全部导通才能产生一个低电平值。字线必须以负逻辑模式工作。字线默认为高电平1，被选中行的字线置0，因此未被选中行的晶体管都导通。如果行线和字线的交叉处不存在任何晶体管，由于串联链上所有其它的晶体管都被选上，所以输出被下拉，因此该处存储的值是0。反之，如果交叉处存在一晶体管，当相关的字线被置于低电平时这个晶体管不导通，这会导致输出高电平，相当于读取1。

7．画一个2×2的MOS NAND型 ROM单元阵列，要求地址0，1中存储的数据值分别为10和10。并简述工作原理。 答案：

一个2×2的 NAND ROM

工作原理：此电路的一个基本特性是在下拉链中的所有晶体管都必须全部导通才能产生一个低电平值。字线必须以负逻辑模式工作。字线默认为高电平1，被选中行的字线置0，因此未被选中行的晶体管都导通。如果行线和字线的交叉处不存在任何晶体管，由于串联链上所有其它的晶体管都被选上，所以输出被下拉，因此该处存储的值是0。反之，如果交叉处存在一晶体管，当相关的字线被置于低电平时这个晶体管不导通，这会导致输出高电平，相当于读取1。

8. 预充电虽然在NOR ROM中工作得很好，但它应用到NAND ROM时却会出现某些严重的问题。请解释这是为什么？

答案： 电荷分享是预充电NAND ROM中要考虑的主要问题。可以在NAND ROM中实现，但设计者必须极为小心。

9. sram，flash memory，及dram的区别？

答案：

sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，制造成本较高，通常用来作为快取(CACHE) 记忆体使用.

flash：闪存，存取速度慢，容量大，掉电后数据不会丢失.

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dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。

10. 给出单管DRAM的原理图。并按图中已给出的波形画出X波形和BL波形，并大致标出电压值。

答案：单管DRAM原理图和波形图如图５。

图５ 单管DRAM的原理图和波形图

11．试问单管DRAM单元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办法提高refresh time？

答案： 单管DRAM单元的读出是破坏性的，存放在单元中的电荷数量在读操作期间会被修改，因此为了使一次读操作后再恢复它原来的值，单管DRAM中读和刷新操作必然互助交织在一起。

提高refresh time 的方法有：降低温度，增大电容存储容量。

12. 给出三管DRAM的原理图。并按图中已给出的波形画出X和BL1波形，并大致标出电压值。（选作）试问有什么办法提高refresh time？

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答案：三管DRAM原理图和波形图如图５。

图6 三管DRAM的原理图和波形图

提高refresh time 的方法有：降低温度，增大电容存储容量。

13．对1T DRAM，假设位线电容为1pF，位线预充电电压为1.25V。在存储数据为1和0时单元电容Cs（50fF）上的电压分别等于1.9V和0V。这相当于电荷传递速率为4.8%。求读操作期间位线上的电压摆幅。 答案： V(0)1.2550fF60mV

50fF1pF

V(0)(1.91.25)

50fF31mV

50fF1pF14. 给出一管单元DRAM的原理图，并给出版图。 答案：

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15．以下两图属于同类型存储器单元。试回答以下问题： （1）：它们两个都是哪一种类型存储器单元？分别是什么类型的？ （2）：这两种存储单元有什么区别？分别简述工作原理。

答案：（1）同属于现场可编程ROM（PROM），（a）为熔丝型PROM存储单元；（b）为PN结击穿PROM存储单元。

（2）PROM允许用户根据需要进行一次编程，但信息一但也入，就不可再改写。(a)熔丝型PROM存储单元是由晶体管的发射极连接一段镍铬熔丝组成。在正常的工作电流下，熔丝不会被烧断。当选中某一单元时，若此单元的熔丝未被烧断，则晶体管导通，回路有电流，表示该单元存储信息“1”,而若此单元的熔丝已被烧断，就构不成回路故无电流流过，表示该单元存储信息“0”.

(b) PN结击穿PROM存储单元是一双背靠背连接的二极管跨接在对应的字线和位线的交叉处，因此在正常的情况下不导通，芯片中没有写入数据，一般认为编程前全部单元都是“0”。当用户编程时，通电将要写入“1”的单元中那只反接的二极管击穿，于是这一单元可以有电流流过，这表示写入了“1”.

16．画出六管单元的SRAM晶体管级原理图。并简述其原理。 答案： 六管单元的SRAM晶体管级原理图如下：

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读过程：假设Q点已存储数据“0”， QB点存储“1”。这样，M1导通，M2截止。在读操作前，位线BL和BL已被预充到VDD或VDD－VTH。字线（WL）上升到VDD，这将使存取晶体管M3，M4导通。电流开始经过M3和M1流向地。因而产生的单元电流缓慢地给负载电容放电。同时，BL的电压保持高电平，因M2与地之间没有通路。BL和BL之间的电压差提供给一上灵敏放大器，从而产生一个有效的电平输出。读周期完成时，字线（WL）返回0状态，位线BL和BL预充回高电平。读“1”过程与此类似。

写过程：写操作是通过把BL或BL两条位线中的一条线强制为低电平，另一条保持在VDD左右而实现的。写“1”时BL应为低电平，写“0”时BL应为低电平。这是通过写电路实现的，也就是说BL强制为高电平时写“0”，BL强制为高电平时写“1”。在写“1”时，M1截止且由于M5和M3的上拉作用使其漏极电压上升到VDD。同时，M2导通并帮助M4把BL拉到希望的低电压值。当这个写操作结束时，WL返回到其备用状态的低电平。写“0”的过程与此类似。

第12章 模拟集成电路基础

1. 如图1.1所示的电路，画出跨导对VDS的函数曲线。

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图1.1 解：当从无穷大减小到零是的变化。 （1）当

VmDSVbVTH 就处于饱和状态，则ID=

VGSID=

12CnoxWLV

恒定VGSTH2所以

g=

CnoxWLV = 2 Cox GSVTHnW IDL因此，

gm相对于

V12DS保持恒定.

（2）当

VDSVbVTH时，晶体管处于三极管区，此时

gm＝

VGSnoxCnoxW2LV－VDSGSVTHVDS2

＝

CWLVmDS

由上式可以看出，

g相对于

VDS成正向线性关系。

gm随

VDS变化如图1.2所示。

gm VVbTH

VDS

图1.2

因此，在放大应用时，我们通常使MOSFET工作于饱和区。

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2.如图1.3所示，假设出漏电流的曲线。

V＝0.6V,=0.4VTH012,而2F=0.7V。如果

VX从－到0变化，画

IdM1+1.2V2VVx

解：如果

VX足够负，由式子

VTHVTH02FVSB2 知，其中VSB＝－Vx，M1的阈值电压将F超过1.2V, 导致器件关断。假设刚好关断时

1.2V=0.6+0.4解之得，由下式

Vx的值为

Vx1，此时

0.7VnX10.7

Vx1＝－4.76V。

I=D12CoxoxWLV GSVTH21=2Cn2W2FVX2F VGSVTH0L可知，当

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VX1VX0时，ID上升。图1.4表示了ID随Vx变化的特性。

ID

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Vx1 0 Vx

图1.4

3． 保持所有其他参数不变，对于L=L1和L=2L1，画出MOSFET的特性曲线。 解：由式子

ID随

VDS变化的

I=D12CnoxWLV1VDS 知 GSVTH2因为 1，所以LID2,当长度增加一倍，所以IDL1LVDSVDS的斜率将变为原来的14。

ID随

VDS变化的特性曲线如图1.5所示。

ID VDS

图1.5

有结果可以得到，若栅－源过驱动电压给定，L越大，电流源越理想，但器件的电路能力减小。因此，也许需要按比例增大W。

4． 什么叫做亚阈值导电效应？并简单画出log解：

log 指数关系 I-VGS特性曲线。

DID 平方律 V

TH VGS

图1.6

GS在分析MOSFET时，我们一直假设：当

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V下降到低于

VTH时器件会突然关断。实际

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上，

V<

GSVTH时，一个“弱”的反型层仍然存在，并有一些漏源电流。甚至

DV当

GSV,ITH也并非是无限小，而是与

VGS呈现指数关系。这种效应称作“亚阈值

导电”。

V大于200mv左右时，这一效应可用公式为DSI＝DVGS,式中，>1,是一

expI0VT个非理想因子，我们也称器件工作在弱反型区。其特性曲线如图1.6所示. 5．画出图1.7中M1的

gm和

gmb随偏置电流I1的变化草图。

VddM1XI1解：

图 1.7

由式子

gm=

VGSID=

CnoxWL=

Vm = 2 Cox GSVTHnW LID知，

gmI。而1gmb＝

VBSIDg22VSBF,当I1增加时，

VX减小，

VSB也

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减小，

gmb增大。变化草图如图1.8所示。

gm

gmb

I1 图 1.8

6. 假设图1.9中的M1被偏置到饱和区，计算电路的小信号电压增益。

VddI1VoutM1Vin

图1.9 解:

因为电流源I1引入的阻抗为无穷大，增益受M1的输出电阻：

AV=

VoutVin ＝－

RCoxDnWLVGSVTH=－gmro 。这叫做晶体管的“本征增益”，这个量代表用

单个器件能得到的最大电压增益。在现代CMOS工艺条件下，短沟道器件的10～30之间。因此，我们通常假设1grmo大约在

gmro。

7．比较工作在线性区和饱和区的MOS为负载时的共源级的输出特性。

解：工作在深线性区的MOS器件的特性像电阻一样，因此可以用来做共源级的负载。这种

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电路使MOS管的栅压偏置在足够低的电平，保证管子在全部输出电压摆幅范围内工作在深线性区。这个电路的主要缺点源于增益对

Cpox，Vb和

VTHP的依赖。因为

Cpox和

VTHP随工艺和温度的变化而变化，而且产生一个精确的Vb会增加电路的复杂性。

工作在饱和区的MOS器件的栅极和漏级短接，这个MOS器件可以起到一个小信号电阻的作用，它的特点是当输入和输出电平发生变化，增益相对保持不变，这表明输入－输出特性呈线性。

但是工作在深线性区的MOS器件的MOS为负载时消耗的电压余度要小于工作在线性区的MOS为负载时的共源级电路，前者

Vout.maxVDD，而后者Vout.maxVDD－VTHP。

8．在图1.10（a）所示的源跟随器电路中，已知WL1=20/0.5，I1=200A,

VTH0=0.6V,

2=0.7V,

FCn=50A/V 和=0.4Vox2

12。

（c） 计算

Vin1.2V时的Vout。

（d） 如果I1 用图1.10（b）中的M2来实现，求出维持M2工作在饱和区时WL2的最

小值。

VddI1VoutM1Vin

图1.10（a） 图1.10（b） 解：（a）对于M1来说，它的阈值电压与

Vout有关，我们做一个简单的迭代。因为

2I=D12CnoxWLV GSVTH文案大全

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所以有

VVinoutVTH22IDW nCoxL1

我们先假设没有体效应时，体效应，计算新的

VTH0.6V，代入上式中，得到 Vout＝0.153V。现在考虑到

VTH值为

V得到 即

THVTH02FVSB2 其中VSB＝Vout FVoutTH＝0.635V。要保持I1不变，

VTH比原来增加了35mv，则

Vtuo应比原来减小35mv，

V0.118V。

（b）因为M2的源漏电压等于0.118V，所以只有当

VGSVTH2VDS 即

VGSVTH20.118V 时，器件才处于饱和区。

=

由式子

ID12CnoxWLV 知，当电流为200A时，计算出GSVTH2WL2283/0.5 。

9．如图1.11所示，晶体管M1得到输入电压的变化△V，并按比例传送电流至50的传输

线上。在图1.11（a）中，传输线的另一端接一个50的电阻；在图1.11（b）中，传输线的另一端接一个共栅极。假设0。计算在低频情况下，两种接法的增益

VoutVin。

VddRdM1

图1.11（a）

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图1.11（b） 解：当M1栅极加小信号时，漏电流的变化是抽取的，则电压的变化为－

g

m1

△Vx 。这个电流在图（a）中是从

RD中

RgDm1△Vx ；而在图（b）中电流是从M2中抽取的，产生的

电压摆幅仍为－

Rg

Dm1

△Vx 。因此两种接法的增益都为

VoutVin＝

RDgVx m1Vx ＝－

RgDm1。

10．什么是差动信号？简单举例说明利用差动信号的优势。 解：差动信号信号定义为两个结点电位之差，且这两个结点的电位的相对于某一固定电位大小相等，极性相反。在差动信号中，中心电位称为“共模”电平。 差动工作与单端工作相比，一个重要的优势在于它对环境噪声具有更强的抗干扰能力。例如在电路中的两条相邻的信号，分别传输易受干扰的小信号和时钟大信号，由于两条线之间存在耦合电容，小信号就会受到干扰，因此，将易受干扰的小信号分成两个大小相等，相位相反的信号进行传输，那么时钟对这两个信号的干扰相同，从而使其差值保持不变。差动信号的另一个有用的特性是增大了可得到的最大电压摆幅。和单端的同类电路相比，差动电路的优势还包括偏置电路更简单和更高的线性度。虽然差动电路所占地面积增大，但其众多优点使其重要性远超过了面积可能增加的缺憾。

11．在图1.12所示的电路中，M2管的宽度是M1的两倍。计算的小信号增益。

解：如果M1管和M2管的栅极直流电位相等，则

Vin1和

Vin2的偏置值相等时

VGS1＝

VGS2，且W2=2W1，所以由式子

I知

=D12CnoxWLV GSVTH2ID2＝2ID12Iss3。

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图1.12

因此，由

gm=

VGSID=

CnoxWLV = 2 Cox GSVTHnW 知 IDLg

m1

＝ 2 Cn ox2WW 2 3 ＝2g。 ，＝3 gIssnCoxL2Issm2m1L所以，

AV12RD1m1

g ＝

m12g43RDgm1

12． 图1.13电路中，用一个电阻而不是电流源来提供1mA的尾电流。已知：WL1,2＝ 25/0.5，

V=0.6V, THCn2

A=50/V，0，oxVDD=3V。

（c） 如果

Rss上的压降保持在0.5V，则输入共模电压应为多少？

（d） 计算差模增益等于5时解：（a）由于

RDD的值。

ID1＝

ID2＝

I/2＝0.5V，则可得

2ID1＋＝1.23V VGS1＝VGS2＝WVTHnCoxL因此，

Vin.CM＝

VGS1＋0.5V＝1.73V。

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图1.13

（e） 每个晶体管的栅跨导为

gm=

VGSID=

CnoxWLVGSVTH

= 2 Cn oxW ＝1623 ID1L要使增益为5，即RDgm＝5，所以RD＝5/

gm＝3.16K

13．在图1.14（a）中，假设所有的晶体管都相同，画出当

VX从一个大的正值下降时

IX和

V

B

的草图。

VddVxIrefM0AM1NM3BM2

图1.14（a）

解：对于

VXM2 与M3 都处在饱和区，IX＝IREF且VB＝VA。随着VXVNVTH，

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的下降，那一个晶体管首先进入线性区，M2 还是M3 ？假设先M2进入线性区。要使之成立，

VDS2必须下降，且因为

VGS2保持恒定，

ID2也必须下降。这意味着当

ID3下降时

V当

GS3上升，如果M3仍然处在饱和区的话，这是不可能发生的。因此，M3首先进入线性区。 下降到小于

VVXVVNTH3时，M3进入线性区，需要一个更大的栅源过驱动电压以维持

相同的电流。因此，如图1.14（b）所示，着

与

V

B

开始下降，导致

ID2即

IX有少许下降。随

XV

B

进一步下降，最终可得

VBA

－

VTH2，M2进入线性区。此时，

IXD2开始

急剧下降。当

VX＝0时，

IX＝0且M2 与M3工作在线性区。注意，随着

V下降到

VVNTH3以下，由于

gm3在线性区会有下降，共源共栅的输出阻抗将迅速减小。

IX VNB I

REFVV

GS3 VVNTH3 VX

VVNTH3

VX

V

解：因为 所以

A

－

VTH2＋

VDS3

图1.14（b） 图1.14（c）

14．在图1.15中，如果所有的管子都工作在饱和区，忽略沟道长度调制，求M4的漏电流。

ID2＝

IWLWL

REF21ID2＝

IID3 且

ID4＝

IWLWL

D343ID4＝REF，其中，=WL2WL1，＝WL4WL3。选择合适的

和可以确定ID4与IREF之间或大或小的比率。

16．假设图1.16中所有的晶体管都工作在饱和区，且WL3=WL4，0，求的表达式。

解：因为所有的晶体管都工作在饱和区，所以我们有

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VddIrefM3M4IoutM1M2

图1.15

VddM4M3RsM1IoutM2

图1.16

IRout＋ss2IoutCnWoxL2＋

V＝TH22IoutCnWoxL22＋

VTH1

解之得

I＝out1CRnox2sWW L1L217. 简要叙述与温度无关的带隙基准电压源电路的基本原理。

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解：在半导体器件中，大多数工艺参数是随温度变化的，因此，我们设想将两个具有相反温度系数的量以适当的权重相加，那么结果就会显示零温度系数。 在双极晶体管中，由

ICISexpVBEV 及ITSbT4mexpEgkT 得到，基极－发射

极电压具有负的温度系数，且其温度系数本身于温度有关；另一方面，我们知道，如果两个

双极晶体管工作在不相等的电流密度下，那么它们的基极－发射极电压的差值就与绝对温度成正比。这样子，我们得到的具有正、负温度系数的电压，就可以设计出一个令人满意的零温度系数的基准：在室温下，取

VREF1VBE2VTlnn

VREFVBE17.2VT

18. 图1.17中，电路被设计成额定增益为10，即1＋确定

RR12=10。要求增益误差为1％，

A 的最小值。

1R1A1R2Vin

图1.17

解：该电路的闭环增益为

AMPVoutVVoutin1RR1AR1＝

22A1RRA RRRAR12121212预计

A>>10，上式近似表达成

1VVoutin1R1RR1 RRA112221R1R21表示相对增益误差。因此，要达到增益误差小于1％，必须满足其中一项R2A1A>1000。

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第13章 A/D、D/A变换器

1. 简单给出D/A变换器的基本原理

解：D/A变换器可以认为是一个译码器件，它接受的是数字编码信号，而以电流或电压形式提供模拟信号输出。输入信号是一组由0和1组成的数字码D，输出的是模拟量A。输入与输出的关系是 A=K

VD＝KREFV-1-2-3-N

(b2+b2+b2+… …+b2) 其中, N是位的123NREF总数，b1 、b2 、b3 … …bN 是各位的系数，它们量化为0或1，K为比例因子，

VREF为

基准电压。

2. 给出DAC的主要技术指标及含义。 解：DAC的主要技术指标为：

（1） 分辩率：即1LSB，DAC输入第一个最低有效位（LSB）在输出端模拟电压

的变化量，取决于满量程和位数。

（2） 建立时间：一个数字量转换成稳定模拟量所需要的时间。一般情况下，电流

输出型较短，电压输出型较长。

（3） 静态特性：与时间无关的特性。反应静态工作时实际模拟输出接近理想特性

的程度。用失调误差，增益误差，非线性误差和单调性等指标来描述。

3． 试比较几种常用的DAC的优缺点。 解：（1）电压定标型

优点：通常具有良好的精度。

缺点：对于位数多的DAC，要求的元件数目太多，且面积大，功耗大。

（2）电荷定标型

优点：电容网络没有直流功耗，因此电路具有功耗低的特点。 缺点：对于位数多的DAC，电容比大范围大。 （3）电流定标型

a) 采用加权电阻的并联网络实现 优点：精度较高

缺点：电阻的范围大，工艺不易实现。 b) 采用R-2R梯形网络电流定标 优点：电阻阻值范围小。

缺点：开关的导通电阻会导致误差，解决方法为加伪开关。 c) 采用加权电流源实现

优点：不需要接输出缓冲器可直接驱动电阻负载。

缺点：采用二进制编码输入，开关切换瞬间可能引起很大的电路或电压尖峰。解决方法为采用MOS-2MOS二进制权重电流源实现，且版图比R-2R紧凑的多 d) 采用单位电流源实现

优点：不需接输出缓冲器可直接驱动电阻负载，速度快。

缺点：位数增多时，所需单位电流源数目多，其精度依赖于电流源的匹配程度。 4．一个D/A变换器有10V的满量程输出，且分辨率小于40mV，问此D/A变换器至少需要多少位？

解：分辩率为 1LSB＝

V2FSN=

10<0.04 N2文案大全

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解之得 2N>250 所以 N8 此D/A变换器至少需要8位。 5．在图2.1中所示的T型D/A变换器中，设N＝8，及01111111时，求输出电压值。

Rf=3RR2R2RS0Vref2RS1R2RS2R2RS3R2RS4R2RS5R2RS6R2RS7RMAMPVREF＝10V。当输入分别为10000000

图2.1

解：由图知

VO＝－

IROfV=3RS7S6S5S4S3S2S1S0 2R2481632128256REF31＝－7.5V *10*V223127-7.44V 当输入为011111111时，VO＝－*10*2256所以，当输入为10000000时，

＝－O6.画出一个简单的用传输门实现的电压定标的3位DAC。

解：这样做的好处是用CMOS传输门实现而不用NMOS实现没有阈值损失，具有良好的精确度。如图2.2所示。

7．D/A变换器的设计原则应从几个方面权衡。 解：应从以下四个方面来权衡： a) 精度：如高精度仪表 b) 功耗：如便携式处理 c) 速度：如图象处理

d) 面积：如要求低成本的设备

8．简单给出A/D变换器的基本原理。

解：A/D变换器可以看作是一个编码器件，它是将任意的模拟量如电压或电流，按规定的位数变化成数字代码。A/D变换器可以是串行输出。也可以是并行输出，在绝大多数情况下，采用并行输出。A/D变换器有一个设定的满量程电压

VFS，被变换的电压

VA应小于

VFS，

所以当变换后的数字位数为N，变换器输出的数字代码由下式给出： D＝b12-1+b22-2+b32-3+… …+bN2-N

9．给出ADC的主要技术指标及含义。

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解：ADC的主要技术指标为：

（a） 分辩率：数字量变化一个最低有效位即1LSB所需要的输入模拟电压的变化量，取

决于满量程和位数。

REF

2

R 1

2 R 1

0 R 2

1

R 0

2

R 1

2 R

1 R

2 0 R 1

2

1 0 图2.2

2

1 2 图2.2 （b） 转换时间（速率）：完成一次从模拟量到数字量所需的时间，在输出端模拟电压的

变化量。

（c） 量化误差：ADC的有限分辩率阶梯状传输特性曲线与无限精度传输特性曲线之间

的最大偏差。通常为1LSB或1/2LSB。

10．试比较几中常用A/D变换器的优缺点，并指出它们在原理上各有何特点。 解：（a）全并行A/D变换器

原理：用电阻链把参考电压进行分压，产生基准电压。并把输入电压与每个基准电压进行比较而后转化为代码输出。

优点：速度最快，电路结构简单，无须采样保持电路。

缺点：面积大，功耗大，且精度有限，通常不超过8位，比较器数目多。

Vbbbbbbbbbbbb+ A - VOUT bbbbbbbbb文案大全

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（b）两步全并行A/D变换器

原理：先判断高位的范围，转换位数字量，再将高位进行数模转换，利用减法器与原信号相减求出余量，将余量放大到满量程，进行其在高位下的范围，进行低位转换。

优点：比较器数目较少，功耗低，面积小，电容负载小，对比较器失调感度小，精度较高。

缺点：电路中存在采样保持电路，了速度。 （d） 流水线型A/D变换器

原理：先进行最高位转化，判断它在那个范围，而后细分，逐位进行判断。

优点：由于每级都有采样保持电路，多级可同时工作，大大提高了转换速度，精度可达15位；面积小，功耗较小。

（e） 积分型A/D变换器（双斜率积分型A/D变换器）

原理：在开始时，比较器输入为负，S2闭合，VX＝0，开关S1连在一个模拟电压VA

上，变换开始后，断开S2 ，输入信号进行指定时间积分，在此期间电压上升率为VA/R1C1.在指定时间后，计数器归零，S1接到基准电压

VREF上，计数器对脉冲计数，当积分器输

出电压到零时计数停止，变换结束。

优点：结构简单，精度最高，可达22位，积分利用两个时间的比值。可以消除大部分线性误差。

缺点：速度慢，对线性误差敏感，且较难产生基准斜坡电压产生电路。 （f） 逐次逼近式A/D变换器

原理：变换开始前，逐次逼近寄存器清零。变换时先将1加到保持寄存器最高位，其他位仍为零，然后将高位1经D/A转化后与输入模拟信号比较VA，如果小于VA,比较器输出状态改变为1并保持，否则为0；这样依次从高位到低位逐位试探，直到N位全部试探完。

优点：结构简单，面积小，精度较高，功耗低。 缺点：算法需N个时钟周期才能完成，速度慢。 （g）∑－△ADC

原理：Σ-Δ调制器以远大于奈奎斯特频率的采样率对模拟信号进行采样和量化，输出一位的数字位流 ;数字滤波器滤除大部分经Σ-Δ调制器整形后的量化噪声，并对一位的数据位流进行减取样，得到最终的量化结果。

优点：具有较高的转换精度和性价比，且使用方便。串行接口输出、外围器件少,低功耗 缺点：转换速率低（一般不超过5000sps）

11．一个4位逐次逼近型A/D变换器，若满量程电压为5V，请画出输入电压为2.8V时的判决图。

解：其判别图如图所示： 其中 1000

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VFS＝5V由图可以看出，当输入电压为2.8V时，输出为1001。

1100 1010 1001 1001