先进CMOS工艺的技术挑战及其对IC设计的影响

IMEC Kapeldreef 75, B-3001 Leuven, Belgium

摘要：

根据国际半导体技术蓝图， 在2016年，栅长小于10nm的器件将量产。为此，半导体工艺，包括前道和后道工序都面临重大的挑战，其发展取决于技术创新点。以下技术，如光刻，隔离，叠栅，浅结，器件工程，高K和低K介质，还有互联技术的应用，都是目前学术界和工业界研究的热点，并且为克服这些技术难题，全球范围的合作与联合研发势在必行。新的材料和新的器件结构也成为挑战这些技术壁垒的关键。本文综述了这些能为下一代或几代工艺提供基本解决方案的技术点，并对这些技给IC设计带来难题的技术创新进行了特别分析。对这些由微电子学跨入纳米电子学的新技术给予了前瞻性的阐述。 1． 简介

CMOS工艺其尺寸不断减小的目的就是为了实现低成本，高性能和多功能的电子应用。根据摩尔定律，集成电路中晶体管的数目和存贮器的容量每1.5到2年翻一番，该趋势可从国际半导体技术蓝图中看到[1]。该蓝图规划了不同代工艺点的发展，及其将面临的重大技术挑战。图1说明了对于不同应用的工艺点的发展，并且每年该蓝图的更新总是加速了这些技术点的发展。90nm工艺按规划将在2004年量产，10年后，35nm工艺将成为现实，到2016年，9nm栅长的晶体管将会生产。国际半导体技术蓝图的加速发展提出了一些技术挑战，从而避免所谓的红砖墙效应，即一些今天无法解决和今后的研发将有高风险的技术难题。这些发展将伴随着新材料的应用，如高K和低K介质材料，还有一些非标准的制造工艺，典型的如干法刻蚀，原子层淀积，电镀，等离子技术还有尖峰退火技术等。

前面的光刻工艺发展趋势将是从248nm 到193nm直到157nm波长技术；移相掩膜，离轴曝光，还有光学近似校正等技术能提高分辨率，其应用将会延长光刻技术的寿命，直到65nm工艺。从生产厂家的角度看，光刻设备的成本是重要问题。对于45nm工艺和更小尺寸的工艺点，新一代的光刻技术，如13.5nm波长的极紫外线光刻，电子束投影光刻，X射线光刻技术还有待解决。本文将不再对光刻技术进行专门的阐述，目前光刻技术的问题可参考Van Den hove 的文章[2]。尽管在最近的将来，还没有物理上的或技术上的阻拦，成本的考虑将是光刻技术应用的最核心。

对于不同的工艺点技术，器件的隔离必须优化。这不仅提出了一些技术难题，还对IC 设计有重要的影响。因此，LOCOS（局部氧化隔离技术）和STI(浅槽隔离技术)将会得以简单的讨论。

另一重要的问题就是栅介质的选用。尽管在氮氧化物的引入和过氧化氮氧化物的应用下，二氧化硅最为栅介质的应用寿命会稍微延长。65nm及以下工艺必须要求高K材料的应用，如ZrO2, HfO2, Al2O3, SrTiO3, Ta2O5, TiO2还有硅酸盐。它们的制造和可靠性问题都需要加以研究。

为使器件实现好的预期效果，器件工程是另一项重要的挑战。许多新的工艺引入应用，为了控制沟道掺杂的分布，例如， L形的器件。先进的离子注入技术，（ 如利用BF2和In作为掺杂剂，新的离子注入技术，降低热预算），都得以引用来实现超浅结。同时在互联技术方面，先进的硅化物技术也得以应用。需要广泛研究的一个领域就是后端工艺，工艺步骤和模型，如低K介质，先进的金属化工艺（双大马士革工艺），铜金属化和化学机械抛光工艺都值得关注和研究。

在非传统CMOS器件领域一些新结构，如垂直结构的晶体管，双栅晶体管，宽禁带晶体管，还有极薄绝缘栅上硅技术，都得以了广泛的研究。 本文在详细讨论这些即将应用的工艺创新前，将讨论一些有关器件尺寸减小对其性能的影响方面的基本概念。为了清楚地阐述半导体工艺将会进入多小的尺寸极限，上述主题将会详细讨论。最终，本文将展望在微电子技术和纳米电子技术领域的技术发展。 2． 器件尺寸的减小与其性能的变化

IC 市场的竞争要求集成电路的功能增强，性能提高，而同时降低成本。MPUs(微处理器)的集成度增加的要求比DRAM（动态存贮器）更高。但这种急剧的尺寸减小不会永久持续，并且一些参数会趋于饱和，例如MPU的主频，现在是3GHZ, 但它会受到芯片上互联中的电磁波传播和使用材料的介电常数等。

工作电压的降低对于栅漏电流，PN结击穿电压和栓所效应有积极的意义。同时它会对晶体管的饱和漏电流有影响：

IDSATWOXTEOTLeff(VGSVT)

OX是栅介质的介电常数，是载流子迁移率，W是沟道宽度，TEOT是等效栅氧化层厚度，

Leff是有效沟道长度，VGS是栅电压，VT是阈值电压，Υ是一常数（1和2之间）。漏端电压VDD的减小和VDD/VT比的降低了栅过驱动电压。电子迁移率则会降低，由于沟道长度的降低和表面散射机制占主导。OX/TEOT比的增加有助于提高驱动电流。其驱动电流的输出受栅导通时间的，如下：

TpdCgateVDD IDSATCgate就是栅电容。按照原来Dennard的等电场缩小尺寸规律，沟道长度以常数K减小能同

样以K常数降低其驱动电流和延时。器件尺寸的减小同样要求减小短沟道效应的影响和优化沟道，源漏区电阻，所以不同尺寸减小的规律得以采用。高性能的器件是技术发展的动力，其发展实现了延时每年能降低17%的优良性能。

3． 最终CMOS工艺的技术挑战 3.1 隔离技术

局部氧化隔离技术自从上世界70年代应用以来，就一直广泛应用作为最主要的器件隔离技术。局部氧化隔离技术的优化（如氧化硅和氮化硅的厚度，场氧氛围和温度，多晶硅层的应用等）能降低鸟嘴效应，同时给设计规则足够的宽裕对0.35μm工艺。除了鸟嘴效应外，关注点也落在缺陷的产生上，尤其是衬底由于应力产成的缺陷。多晶硅剥离局部氧化技术（PELOX）可用于0.25μm工艺。但是对0.25μm以下的工艺，唯一满足要求的工艺技术就是浅槽隔离技术(STI). 局部氧化隔离技术和浅槽隔离技术的区别如下：

尽管在沟槽填充后化学机械抛光技术能实现好的平坦化，但仍然会有有抛光转速决定的抛光垫密度的问题，场区的凹陷问题，还有在有源区的氮化物腐蚀的问题。常用的方法是采用虚假的有源区替代层，这样在硅片上才能实现均一的平坦化。该方法对数字集成电路很有效，但对混合信号的电路，由于电容耦合作用和噪声的影响而对电路的性能有严重的降低，特别

是在电路设计最后由软件自动生成的虚假有源区替代层。为了克服这个困难，一种不采用虚假有源区替代层的浅槽隔离技术得到应用，即报道双氮化层概念。其方法就是在硅片上有一层氮化物保护，除了化学机械抛光时采用一种对氮化物有好的腐蚀选择性的抛光浆，这样就能有效避免CMP造成的凹陷和腐蚀对于隔离区的破坏。 3.2 栅介质

器件尺寸减小对这栅介质有着直接的影响，标准的硅工艺的栅氧化层面临以下难题：(1)厚度太薄，难以保证工艺的可重复性和均匀性；（2）对于P型重掺杂的对晶硅栅，会有B能扩散到栅介质中；（3）可靠性降低，特别是在高温工作时；（4）热载流子的影响趋于严重；（5）遂穿电流以直接遂穿的方式呈几何级数增长；（6）量子力学效应不可避免。对于90nm工艺，等效栅氧化层的厚度为0.9-1.4nm, 栅介质的漏电流与器件关闭时的漏电流同等级别而不能忽视，这样会影响器件在关闭时的功率损耗。这样高K材料的应用成为关注点，高K材料能以较厚的厚度实现同等情况下的电容：

TdielectricKdielectricTOX KOX高K材料的选用必须考虑一下因素：CMOS工艺的热稳定性，与工艺所选其它山材料如多晶硅，金属栅的工艺兼容性还有生产的收率等问题。对于备用模式的工艺器件，为了保证比较严格的漏电流要求1PA/mm, 2005年将会采用高K材料。以后这些将会在高性能的芯片中用到。

最初的提高栅介质介电常数的方法是采用氮氧化物（NO），或氮化物的再氧化(RNO)，氮化的氧化硅能提高离子扩散的势垒，提高介电常数，能提高器件可靠性。但是氮化的氧化硅其介电常数相对于氧化硅来说仍然有限，为了实现足够的栅电容，其厚度还是较薄。通常，栅介质的漏电流是以直接遂穿的方式，其漏电流大小随着介质中的氧含量增加而增加对于一定的等效栅氧化层厚度。另一个重要问题就是氮氧化物的低频噪声问题，如图3所示，归一化的噪声频谱密度是其等效栅氧化层厚度的平方的函数对于三代工艺的CMOS器件。只是对于0.18um工艺的CMOS, NO引入使用，导致PMOS的噪声性能变差。氮氧化物的再氧化会提高器件的噪声性能，因为再氧化使氮离子离界面层较远。它的噪声性能决定于氮在栅介质中的浓度和其在栅介质中峰值的分布。

使用以下高K材料的可能性得到极大关注，如Sc2O3(K>10), Ta2O5(K=25), TiO2(K=60), 和BST(K=300), 尽管目前还不清楚何种高K材料将会真正应用于栅介质，但HfO2, TiO2/Si3N4, La2O3 的性能从目前的研究结果看，比较有潜力。不同的高K材料相对于SiO2的漏电流的结果如图4所示。其中HfO2相对于Zr2O5有好的热稳定性，并且掺杂少量的硅和铝会对其再结晶化有好的抑制效果。对于高K材料来说，与衬底硅和多晶硅栅获得好的界面非常重要。通常是先生成一层SiO2界面，再淀积其它介质，但这样会牺牲介电常数。与栅的界面将是一个很大的技术难题，即使在使用了金属栅以后。

减小有效栅介质厚度将会因为多晶硅的耗尽区增加电容。因此，金属栅与高K栅介质的集成应用成为现在研究的重点。作为栅的金属必须要求有适合的功函数，并且要有热稳定性，不会氧化退化或改变晶相。

需要牢记的是在采用重金属的氧化物或硅酸盐， 如HfO2, ZrO2, HfSiO2和HfSiO4，作为栅介质时要力保金属不会扩散到硅中而降低器件的电学性能。特别是Zr,Hf有较高的扩散系数，会进入硅中，在禁带中带来各种陷阱能级。

在使用了高K材料后，栅介质对低频噪声性能的影响成为研究的要点。至今只有很有限的研究结果关于这些材料的1/f噪声，从这些结果看，HfO2和La2O3最具有竞争力。图5即HfO2的1/f噪声性能。根据低频噪声性能，可以推断体硅界面有很高的缺陷密度，目前，

已能发现它的陷阱浓度是使用SiO2作为栅介质的50倍，因而有高的噪音。 3.3 器件工程

器件尺寸的减小包括横向和纵向的，给器件工程提出了较大的技术挑战：如浅结，沟道离子浓度分布和控制，间隔区，源漏延伸等。

离子注入及离子浓度分布的控制需要对整个工艺的热预算有好的控制，同时不能牺牲对注入离子的激活和不能引入离子注入造成的损伤。多种优化的快速退火处理目前在研究和发展中。决定于离子分布的梯度和掺杂类型，离子浓度分布会由于瞬间增强扩散而退化除了在工艺处理中造成的有负作用的缺陷。由于瞬间增强扩散受离子注入损伤造成的间隙影响，控制缺陷的工程引入来降低这些影响。低能量的离子注入会加剧瞬间增强扩散效应，减小激活的离子。原子层级的离子注入是获得低于20nm结深的有效方法。

硅化物工艺对结深和结漏电流有着重要影响。对于低于65nm的工艺，NiSi将是代替CoSi2的最佳选择。对硅化物工艺的选择必须考虑串联电阻，热稳定性，结漏电流，收率和可行的工艺窗口等问题。优化的镍硅工艺能得到和CoSi2一样的电阻率，但它的热预算更低，并且要求硅化物更窄的线条。

重掺杂浅结的实现可以通过低能量的离子注入，等离子注入和选择性外延层等技术。通过选择性的CVD实现掺硼或磷的SiGe，可以得到超浅结，并且能够优化一下参数：如接触电阻，串联电阻和结的几何尺寸。相对于在Si中进行离子注入，有应力的SiGe能实现更高浓度的激活的硼离子，所以其接触电阻可以更小。轻掺杂漏区，源漏区延伸，HALO结构的源漏和重掺杂的漏区等实现器件工程的方法都要求有很紧的热预算。为了得到较小的间隙区，最近一种L结构的间隙区工艺得到关注。由于在延伸离子注入和结离子注入前形成的L型氮化物的间隙区，工艺复杂度降低了，避免了更多的光刻和离子注入工艺，降低了热预算。与标准的D型间隙区工艺相比，该工艺降低了对栅电极厚度的要求，同时保证了器件的性能，对硅化物桥的形成有好的抑制能力，并且能够提高封装密度。图6以CoSi2为栅硅化物，TiSi为表面层的L型间隙区工艺为例，给出了相邻间隙区间方块电阻与间隙区间距离的函数。

3.4互联和多层金属化

器件尺寸的减小能降低器件的速度功耗积，但同时互联的阻抗由于增加的金属电阻和电容耦合作用。器件延时的降低只有在互联线延时降低的同时才有作用。所以，所谓的后端工艺，中间介质层，金属化问题，金属间介质层还有多层互联金属系统成为现在最费时间和精力的研究热点。直接相关的问题就是氧化物和金属的化学机械抛光问题，这些能实现较小焦距的光刻。

多种低K介质受到研究关注，以待成为好的备用互联介质。一些早期研究的性能较好的材料是氢化物和氟化物，它们的K值分别是3和3.5。为得到更低K值的介质，一些有机物得到关注，如PAE,BC,还有芳香族酯等。基于Si的CVD薄膜也是很有前景的低K介质。要实现极低K值的介质，一些旋转涂抹工艺实现的纳米孔的硅化物，多孔的有机物和PTFE成为研究的重点。除了这些工艺，干法刻蚀工艺和介质的极化等方面得到研究。

另一个研究重点就是金属化系统的问题，如单或双大马士革工艺，对金属系统的选择，如热的AL,Cu等。选择的方案必须考虑籽晶层，阻挡层(TiN, TaN, CVD-WN),填充工艺(铜的淀积，化学镀，电镀)，干法刻蚀，化学机械抛光等工艺的可行性和成本。

4． CMOS工艺以外的发展

9nm栅长的CMOS器件将会在2016年前出现。但是2001年ITRS更新了一些新技术研发及其相应的器件。这些器件本文将会讨论。

绝缘栅上硅技术(SOI)为高性能的器件提供了可能。与体硅技术相比，SOI技术能使CMOS

器件实现30%-50%的速度的提升，在保持同样速度时，其功耗可下降2到3倍。与体硅技术相比，超薄SOI技术不需要高的掺杂浓度，因此能实现高的载流子迁移率。在薄的隐埋氧化层下加一个接地层或引入高K介质材料能抑制边缘场区效应。

全耗尽和部分耗尽的SOI技术都得到应用。全耗尽的SOI技术能实现优化的亚阈值特性和更好的阈值电压控制能力。最主要的问题就是如何实现薄的膜，叠栅的减小还有短沟道效应。

目前，多栅结构的MOS管的研究受到广泛的关注，有2栅，3栅，甚至4栅的结构。与单栅的相比，这些结构能更好的克服短沟道效应，并且能增强其电流的驱动能力。尽管就亚阈值效应，电流驱动和漏致势垒降低效应，全包围栅结构的MOS管的性能最好，但三栅结构的MOS管最易实现。

现在大量的研究集中于所谓的FinFET上，FinFET就是一种双栅晶体管，在两个对立的垂直面上形成导电沟道，其电流方向为水平方向。其沟道长度决定于源漏间的水平间距，其大小受光刻尺寸和边墙刻蚀的控制。基于SOI技术的27nm的栅长的器件已经得到证明。它的最大优点就是大的电流驱动，能提高亚阈值性能和降低短沟道效应的影响。其它类似结构的双栅器件也得以研究。沟道长度的控制与FinFET相同，FinFET的性能决定于其工艺，在刻蚀工艺中会引起表面的粗糙，这可以通过在栅氧化前氢气氛围内的退火而改善。900℃的热退火对低频噪声的改善可通过图8看到。

禁带工程在不改变晶体管结构的前提下能提高沟道中的载流子迁移率。目前研究的热点就是集中于在体硅技术或SOI技术上再淀积在一个缓冲SiGe层，在缓冲层上淀积应变Si或SiGe,。目前对于50nm的PMOS，应用SOI技术，引入Si0.7Ge0.3能将输出电流提高70%。在SiGe中掺入C,会对应力的释放和掺杂原子的扩散有好处，最终提高器件的性能。

非标准的CMOS器件不仅包括立体结构的器件，它在两到三个垂直平面上有表面导电沟道，电流在垂直方向流动。沟道长度决定于垂直方向上源漏间的距离，它的长度大小受该外延层厚度而非光刻控制。如果要实现垂直方向的尺寸在几个原子的量级，必须要引入新的材料才行。但是水平方向尺寸的减小将会引入量子力学效应而造成源漏间的漏电流。CMOS最终尺寸的将是5nm,在常温应用下。

纳米器件现在有如下：单电子晶体管，谐振遂穿二极管，自旋晶体管，快速单量子流逻辑晶体管，分子纳米器件。单电子器件可以认为是微电子器件与纳米电子器件间的桥梁，但是由于以下问题，它并不是CMOS技术的成熟的接替: (1) 衬底电荷的控制；（2）工艺制造的可重复性和工艺窗口；（3）器件间的静电相互作用；（4）对工作条件如电压，温度的控制；（5）一些技术瓶颈。

一个重要的技术领域是基于碳纳米管。碳纳米管是分子管，或是碳原子堆积的六边的圆柱体，它同样可以掺杂N型或P型杂质。单电子器件，场效应管，结器件和电荷存储器件都已经被制造出来过。

另一个有意义的课题就是系统级芯片。根据ITRS规划，它甚至包括分子级器件，尽管这对于一些技术挑战还有一个缓冲的时间，但一些新的难题，如器件或封装间的互联将会成为更大的难题。同时技术的发展将进一步面向多功能的集成，如非挥发性存储器（铁电存储器，相变存储器），基于SiGe或应变硅的射频器件，这些集成将基于CMOS或BiCMOS工艺。